LDNMOS ESD forbedre??

[mark_nctu]

Min IC bruger et åbent afløb LDNMOS for produktionen. Den Vout.max er 20V og centrale kredsløb er 5V system. ESD-test blev mislykkes, når OUT-VCC + og OUT-VSS + zapped (kun 500V). Hvordan man kan forbedre ESD? Thanks

 

[IanP]

Tilslut tovejs forbigående spænding suppressor (≈ + /-30V) mellem output og 0V ..

 

[shrbht]

er det muligt at integrere SCR struktur i LDNMOS?

 

[DoctorProf]

Har du nogen beskyttelse i øjeblikket er på udgang? Hvis ikke så er det lyder som LDNMOS kan ikke selv beskytte. Du bliver nødt til at tilføje beskyttelse. Som en anden person, foreslog man kunne tilføje en klemme (dvs. SCR) på afløbet, men medmindre du kender detaljerne om den proces, du måske ikke være i stand til at desgin en SCR første gang, der ville have den korrekte aftrækkeren og holde spændingen. Du kan se, om den proces, du bruger, har en høj spænding dioder denne fordeling ved højere spænding end din driftsspænding, men lavere end LDNMOS. Du ville størrelse dioden store nok til at håndtere den nødvendige ESD nuværende og give en tilstrækkelig lav modstand, så spændingen ikke bliver for høj og forårsage LDNMOS til fordeling. Du kan prøve ballast outputenhedens ved at placere en poly modstand i hver dræne finger af enheden. Det er bedst for os den største poly modstand du har råd (fra en Rdson synspunkt). Gør bredden af hver finger små og har en masse fingre og den parallelle kombination af modstande vil give en større værdi pr finger. Håber dette hjælper. Dr. Prof