F
Felicia
Guest
Hi All,
Vi søger IC Backend Enginners.Jobbet vil være baseret i Singapore.
Nedenfor er de jobbeskrivelse.
Hvis du er interesseret, så send dit opdaterede cv til Felicia (at) uniconnect.com.sg.Værdsætter det.
Jobbeskrivelse:
At forberede SoC netto-list for SoC Top-plan RTL til layout omfatter syntese, Design For test indsætningspunktet, formel verifikation kontrollere og Static Timing Analysis (STA) timing lukning.
Ansvarsområder:
Ekspert i Design for Test (DFT) at sikre den samlede top-plan kan gennemføres med 99% dækning omfatter både digitale og analoge del ved hjælp af scanning indsætningspunktet, kompression og genererer ved en hastighed test, og alle slags bist test indsætningspunktet.
Ekspertsøgning Lavt strømforbrug Synthesis, STA / timing lukning og lavenergidesign en ensartet kontrol i Soc.
Arbejde med fysiske design ingeniør for tapeout af IC.
Krav:
Master's / bachelorgrad i Elektrisk / Electronics Engineering med en vægt i IC design.
Minimum 3 års erfaring.
Ekspertsøgning kendskab til VHDL / Verilog og CAD-værktøjer (kadencen og / eller Synopsys).Low Power SoC analyse strømmen ved hjælp af fælles Power Format.
Erfaring med SoC med millioner af gate med CMOS-proces fra 90 ned til 45 og 32nm vil være en ekstra fordel.
Erfaring gennem IC livscyklus fra undfangelsen, design, verifikation, tapeout og silicium validering.
i stand til at arbejde i et team med en stærk indsats for at udmærke sig.
i stand til at arbejde selvstændigt på en given opgave og arbejde hårdt for at slutte til tiden.
Gode skriftlige og kommunikative færdigheder.
Vi søger IC Backend Enginners.Jobbet vil være baseret i Singapore.
Nedenfor er de jobbeskrivelse.
Hvis du er interesseret, så send dit opdaterede cv til Felicia (at) uniconnect.com.sg.Værdsætter det.
Jobbeskrivelse:
At forberede SoC netto-list for SoC Top-plan RTL til layout omfatter syntese, Design For test indsætningspunktet, formel verifikation kontrollere og Static Timing Analysis (STA) timing lukning.
Ansvarsområder:
Ekspert i Design for Test (DFT) at sikre den samlede top-plan kan gennemføres med 99% dækning omfatter både digitale og analoge del ved hjælp af scanning indsætningspunktet, kompression og genererer ved en hastighed test, og alle slags bist test indsætningspunktet.
Ekspertsøgning Lavt strømforbrug Synthesis, STA / timing lukning og lavenergidesign en ensartet kontrol i Soc.
Arbejde med fysiske design ingeniør for tapeout af IC.
Krav:
Master's / bachelorgrad i Elektrisk / Electronics Engineering med en vægt i IC design.
Minimum 3 års erfaring.
Ekspertsøgning kendskab til VHDL / Verilog og CAD-værktøjer (kadencen og / eller Synopsys).Low Power SoC analyse strømmen ved hjælp af fælles Power Format.
Erfaring med SoC med millioner af gate med CMOS-proces fra 90 ned til 45 og 32nm vil være en ekstra fordel.
Erfaring gennem IC livscyklus fra undfangelsen, design, verifikation, tapeout og silicium validering.
i stand til at arbejde i et team med en stærk indsats for at udmærke sig.
i stand til at arbejde selvstændigt på en given opgave og arbejde hårdt for at slutte til tiden.
Gode skriftlige og kommunikative færdigheder.