Leder du efter UNISIM bibliotek Active-HDL

[R2_artur]

Hej, Jeg bruger Active-HDL (ALDEC) 7,2 Student Edition og jeg har problemer med unisim bibliotek. Jeg kan ikke opdatere biblioteket modul fra aldec hjemmeside, jeg ved ikke hvorfor. Fejl massage - Du har ikke 1643/02/07 version, men jeg har 1644/07/02 SE og er nogle problemer, så jeg har virkelig brug for filer med unisim bibliotek. Kunne du uploade den til mig eller måske du har fået endeligt projekt med uart16550. Thx

 

[rsrinivas]

enkle ville være at downloade den direkte fra Xilinx. eller få mig ur mail id

 

[R2_artur]

kjik2.r2 (at) gmail.com Thx

 

[buts101]

Send mig også samme bibliotek ... ashish.batajoo @ gmail.com

 

[R2_artur]

@ Rsrinivas thx mange, jeg har sendt e-mail til dig med lidt bede, eller måske nogle andre brugere har fået *. lib fil fra unisim biblioteket, for uden denne header fil kunne jeg ikke atach bibliotek til Aldec. Min e-mail: kjik2.r2 (at) gmail.com Thx.

 

[R2_artur]

Hej, jeg har nyt problem og har brug for nye løsning komponent LUT4 - syntese translate_off generisk (INIT: bit_vector: = X "16") - syntese translate_on port (O: ud STD_LOGIC; I0: i STD_LOGIC, I1: i STD_LOGIC, I2: i STD_LOGIC, I3: i STD_ULOGIC); udgangen komponent; attribut INIT: string; attribut INIT af mux1_lut: label er "E4FF" begynder - fra 8 til 1 multiplexer at konvertere parallelle data til serielle mux1_lut: LUT4 - syntese translate_off generisk kortet (INIT => X "E4FF") - syntese translate_on port kort (I0 => bit_select (0), I1 => data_in (0), I2 => data_in (1), I3 => Tx_run, O => data_01) og compiler --- # Fejl: ELAB1_0020: kcuart_tx.vhd: (227, 0): Typer passer ikke til generiske "INIT". Hvad er der galt?