Leder du efter VHDL kode til adder

[sumant.thapliyal]

I NEED ADDER VHDL CODE

 

[avimit]

Kære Sumant, der er utallige addere, hvilken slags vil du. PLS angiver. Men jeg indsætter en fulladder kode her Kr, avi http://www.vlsiip.com Bibliotek IEEE, Brug ieee.std_logic_1164.all; ENTITY fulladder er Port (A, B, Cin: IN std_logic , beløb, Domstolen: OUT std_logic) SLUT enhed; ARKITEKTUR funktionel AF fulladder ER BEGIN proces (A, B, Cin) BEGIN Hvis (Cin = '0 'og A = '0' og B = '0 '), så summen

 

[YenYu]

U kan også bruge adder i COREGEN hvis ur're bruger Xilinx

 

[echo47]

Brug VHDL's "+" operatør.

 

[rsrinivas]

dette ville være den enkleste og den bedst mulige gennemførelse. hvis ur bruger en syntese værktøj kan udlede adder u ønsker (ikke til FPGA dog kun for ASIC)

 

[darylz]

bare bruge "+"! adder anvendes bredt i design, kan du ikke bruge adder modul for det overalt.

 

[dinaganesh]

hej ven,, jeg tror u kan bruge denne kode for fuld adder! sin let bibliotek IEEE, anvendelse ieee.std_logic_1164.all; enhed fuld er port (a, b, c: i std_logic; sum, er forsynet med: ud std_logic); udgangen fuldt ud; arkitektur fulladder af fuld er begynder summen

 

[eng_aq]

Venligst Jeg har brug for Verilog koden (HDL) for Full Adder ved hjælp af CMOS-teknologi