lille problem med gevinst i en ring oscilator

M

morecode1234567890

Guest
Jeg simulerer en ring oscilator i typ betingelser, når jeg ændrer den librarys at gøre typ betingelser, værste fald kan en gevinst for hver fase y lavere end 1, så jeg mister mit signal.Hvis designet er ændret til arbejde i dette forhold, de får i kredsløbet er meget høj, så signalet er ikke synd, som jeg har brug for det.Har du nogen idé.

Sorry for my english.
Thx in advance.

 
Du er nødt oscillatorens til at arbejde under værst tænkelige betingelser, og så du er nødt til at gøre noget ved de almindelige betingelser.Du har tre valgmuligheder.

1.Filtrer firkantbølge før du bruger det.

2.Har kredsløbet det drev ikke hæmmes af en firkantet bølge.Alle former for blandere arbejde godt sammen med firkantbølge oscillator udgange.

3.Har en form for variabel vinde kredsløb, der måler effekt og reducerer gevinsten af en eller flere etaper.

 
Jeg ved, at jeg skal indføre noget, der styrer gevinst i kredsløb, men dette gør systemet bliver større, meget større end 4 differentieret parvis (1 inverter 3 ikke inverter).Filtret er en dejlig idé, men, når jeg arbejder i værste fald, at frecuency i ringen går ned, så, jeg ved ikke ...
THX
farvel.

 
Kontrol af gevinsten som det blev sagt, hvis du virkelig har brug for sin produktion.Du sagde, du har en diff fase, så du kan justere vinde ved at vælge den korrekte nuværende.Bør ikke være meget vanskeligt og tidskrævende område.
BTW, hvis du har brug for en synd output hvorfor har du valgt at bruge ring oscillator?

 
Jeg har engang brugt nogen tid på at designe et ringsocillator anvendes i en PLL i 0,35 um CMOS.Du skal * altid * se til, at ringen gevinst er større end én.Ellers dit design vil være en katastrofe, da det ikke vil svinge.Derfor skal du simulere for de værste betingelser for gevinst (der var processen hjørne VAR, max temperatur for mig).

Også vil hyppigheden af oscillatorens i høj grad være afhængig af den proces hjørnet, temperatur og komponent tolerancer.Den ringoscillator design idé er en dejlig en, men det giver meget støj.Derfor skal du sørge for, at udgangsimpedans af hver fase er lav, hvilket medfører store kondensatorer, som bruger plads på chippen.

Hvis du vil bruge et filter er også en idé at lave udgangssignalet mere sinus-lignende, skal dog hinden hyppighed Lavpassfilter være omtrent det samme som den nominelle udgangssignal's frekvens, hvilket fører til, at udgangssignalet's amplitude efter lowpass filter vil i høj grad afhænge af oscillatoren frekvens.

Jeg formåede at løse de største problemer ved hjælp af feedback / feedforward sløjfer i signalet kæde mellem de forskellige stadier (sænket forvrængning), og amplitude kompensation, som var kontrolleret af den frekvens kontrollerende signal.Men det var meget vanskeligt at optimere hele kredsløb om processen hjørner, temperatur, forsyningsspænding variationer, komponent tolerance (især modstande).Jeg brugte Cadence IC 4.4.3 for simuleringer og sikker på at jeg ville have ønsket, at jeg havde Neolinear Neocircuit også (Neocircuit er en automatisk optimering af programmet, hvis nogen har det, så send mig en PM

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />

).

Jeg ønsker dig held og lykke.

/ Pimmorecode1234567890 skrev:

Jeg simulerer en ring oscilator i typ betingelser, når jeg ændrer den librarys at gøre typ betingelser, værste fald kan en gevinst for hver fase y lavere end 1, så jeg mister mit signal.
Hvis designet er ændret til arbejde i dette forhold, de får i kredsløbet er meget høj, så signalet er ikke synd, som jeg har brug for det.
Har du nogen idé.Sorry for my english.

Thx in advance.
 
Er du kører dit W / L for tæt på kanten af mætning med henblik på at gøre SINEWAVE bløde?Så din MOSFETs ville formentlig falde ud af svingning med langsomme modeller (tykt glas, lav doping) og begynde at blive firkantet med hurtige modeller (tynde oxid, høj doping) ..

Det er svært at få en sinusbølge ud af en inverter, medmindre du skubbe den ind TRIODE - selv da du er lige på kanten af alt for blød eller for hård ..

Husk, invertere er bidsk af natur, så de er faktisk ikke godt for sinus.Det største problem vil være varm luftfartsselskaber.Kørsel af en inverter midtvejs dræn en masse af de nuværende - disse luftfartsselskaber fremskynde under porten og bryde obligationer, "radering" overfladen under porten, og gør MOSFETs langsom ..Kan du bruge en trekant?Opladning / afladning en 10PF kasket kan være en meget hurtig oscillator, så er det nemt at filtrere i en sinus med OTA-stil diff amp i en RC-konfiguration.Søg i google efter "sinusbølge lm13600".og "OTA" for at få alle de felter, du har brug for.

Det gode ved dette er, at alle oscillator transistorer er at klikke lige ind i mætning, så processen kan blive meget meget slemt, før du afviger for langt fra perfekt.

Har du brug for en nødvendig?hvad er din ansøgning?

 
ok.thx til alle for jeres svar.
er der nogen bog o e-bog, der indeholder oplysninger om oscilators?

THX igen

 
fra min erfaring, simulering OSC

1.simulering fase & gevinst
2.Sørg for at dit krydderi-modellen er ok ..

et par år siden, jeg bruger TSMC 0.5u pain model, men vend vinde
er meget mærkeligt ..Endelig mener jeg, at problemet er krydderi model spørgsmål
fordi vi kan finde W / L vælge i krydderi-model

gerne W / L = 10 / 1 vælge N.1
W / L = 20 / 1 vælge N.2

men i spice simulation, har krydderi model sektionen region årsag krydderi
ikke fortsætte, og årsagen simulering har mærkelige "Gain"

men kun nogle tilfælde ..så jeg udelade denne fejl simulering ..
af den måde, bør osc design meddelelse Xtal / resnaort model ..
eller tilføje nogle dæmpning resistor fjerne OSC støj ..

Jeg håber også, jeg kan prøve neoCircuit ..men dette værktøj for dyrt ..
og ikke Linux eller Windows demo version ..

 
at W / L udvælgelse bør ikke være noget problem - det bruges ofte af støberier at vise forskelle, der ikke er modelleret i bsim3 eller krydderi niveau xx ..faktisk, hvis du har modeller at vælge baseret på W / L de er sandsynligvis gjort meget godt.

Jeg har lavet flere oscillatorer, at sim godt og arbejder stort set den samme i silicium - ikke sikker på, hvad de problemer, du fyrene ser skyldes ..

 
Hej
Jeg simulation en Inverter (OSC gevinst etape)
normale omstændigheder vinde = 10 (ikke db)
men nogle tilfælde vinde = 1000 ---> Jeg tror det ikke ..

det er 5 år siden sag ....Måske er det årsagen ved hspice, ikke TSMC model
men jeg er ikke sikker.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top