Looking for VHDL at se fremad adder 64 bits

[al_extreme]

Kan sombody hjælpe mig, jeg søger efter koden af at se fremad adder 64 bits i VHDL.Tak for din hjælp

 

[Ace-X]

Jeg tror, at 64-bit CLA adder dårlig idé på grund af meget kompliceret udtryk for at skabe og udbrede signaler.
Jeg vil anbefale at bruge otte 8-bit CLA addere med ekstra gruppe forplanter sig og genererer signaler, som en byggesten til 64-bit adder.

Her er eksemplet fra @ lter @ site:

LIBRARY IEEE;
BRUG ieee.std_logic_1164.ALL;

ENTITY c_l_addr IS
PORT
(
x_in: IN std_logic_vector (7 downto 0);
y_in: IN std_logic_vector (7 downto 0);
carry_in: I STD_LOGIC;
sum: OUT std_logic_vector (7 downto 0);
carry_out: OUT STD_LOGIC
);
SLUT c_l_addr;

ARKITEKTUR adfærdsmæssige AF c_l_addr IS

SIGNAL h_sum: std_logic_vector (7 downto 0);
SIGNAL carry_generate: std_logic_vector (7 downto 0);
SIGNAL carry_propagate: std_logic_vector (7 downto 0);
SIGNAL carry_in_internal: std_logic_vector (7 downto 1);

BEGIN
h_sum <= x_in XOR y_in;
carry_generate <= x_in OG y_in;
carry_propagate <= x_in ELLER y_in;
PROCESS (carry_generate, carry_propagate, carry_in_internal)
BEGIN
carry_in_internal (1) <= carry_generate (0) OR (carry_propagate (0) OG carry_in);
inst: for i in 1 til 6 LOOP
carry_in_internal (i 1) <= carry_generate (I) eller (carry_propagate (I) og carry_in_internal (i));
END LOOP;
carry_out <= carry_generate (7) eller (carry_propagate (7) og carry_in_internal (7));
END PROCESS;

sum (0) <= h_sum (0) XOR carry_in;
sum (7 downto 1) <= h_sum (7 downto 1) XOR carry_in_internal (7 downto 1);
SLUT adfærdsmæssige;Ace-X.