LVDS og PLL

[AVT]

Jeg har set, at mange virksomheder gennemføre i deres deseializer en PLL, når din have en n-bit-dækkende lvds databus med en ekstra ur linje.hvorfor ikke, de bruger døgnet direkte fra input buffer?Jeg mener påvirke diferences mellem deifferent input buffere bør begrænses og PLL vil blot indføre yderligere jitter, vil ikke det?

 

[kbulusu]

u bare have nogle uddannelser på PLL og opførelse af Ur nettet.Søg IEEE og dit spørgsmål er besvaret i dybden med eksempler.

[citat = "GVT"] Jeg har set, at mange virksomheder gennemføre i deres deseializer en PLL, når din have en n-bit-dækkende lvds databus med en ekstra ur linje.hvorfor ikke, de bruger døgnet direkte fra input buffer?Jeg mener påvirke diferences mellem deifferent input buffere bør begrænses og PLL vil blot indføre yderligere jitter, vil ikke det? [/ Citat]

 

[AVT]

Søg IEEE for hvad?

 

[tosonal.jain]

Hej kan nogen fortælle mig fra Hvor kan jeg få VHDL-kode for implementin DLLL?Jeg er et stort behov for det
Jeg m thinkin Bout det som mit projekt kan any1 af u hjælpe mig med hvordan man starter med det?

Hilsen
Personlige

 

[sunjimmy]

Hej,
Hvis input ur er den samme freq med data bithastighed og påvirke forskellen mellem dem er små nok.Du kan bruge uret til låsen data direkte.Men i nogle ansøgning, input ur freq er meget lavere end de data bithastighed, skal du bruge en PLL til at generere den faktiske bithastighed freq ur til låsen de indgående data.Sommetider multi-fase PLL er brugt til at ansøge oversampling teknik til deserializer.
Du har ret.PLL vil fremkalde yderligere jitter.Så normalt spce vil definere jitter spec for de indgående data.Fra, at du vil vide det jitter spec af dine PLL og deserializer.

Hop det hjælper

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

 

[AVT]

Tak Jimmy!

så du vil også saay, at når jeg har en lvds bus med - lad os sige en 4 til 8 bit bred databus på 622 Mbit / s og en addintional lvds CLK, der er 90 grad fase forskydes i retning af data (alt dette er indstillet på senderen side), derefter en PLL for enhver skyld ville være spild af tid - og hvis CLK er ikke faseforskudt om senderen side en dll kører på receier side om lvds ckl inputcould være ok at få en 90 graden fase flyttes ur for latching de data ...

 

[sunjimmy]

Groft sagt, Ja!

Men du er nødt til at overveje at påvirke mellem databus og ursignal skyldes TX eller PCB spore uligevaegt virkning.

 

[funster]

Faktisk i LVDS, data rate er lig med 7x ur kurs, så vi er nødt til at bruge PLL til

formere input ur med 7 for at frembringe data prøve ur.

venlig hilsenAVT wrote:

Jeg har set, at mange virksomheder gennemføre i deres deseializer en PLL, når din have en n-bit-dækkende lvds databus med en ekstra ur linje.
hvorfor ikke, de bruger døgnet direkte fra input buffer?
Jeg mener påvirke diferences mellem deifferent input buffere bør begrænses og PLL vil blot indføre yderligere jitter, vil ikke det?