LVS fejl i ESD design

Y

yxo

Guest
Jeg er at designe ESD Vdd / vss beskyttelse for de centrale spænding og under LVS jeg får fejl, fordi LVS ekstrakt esd25_diode (det
er nogle ideelle diode med kæmpe nuværende).Jeg bruger to lag: ESD implantat, der skal gøre source og drain diffusions større og en, der blokerer silicide.Hvis jeg fjerne nogen af dem, LVS er ok.Jeg forstår ikke årsagen.Jeg
vil appriciate det, hvis du har hjulpet mig.Jeg bruger tsmc013

 
Så sin været et stykke tid siden jeg kigget grundigt på TSMC013, men hvis jeg ikke tager fejl af ESD implantat lag er meget specifikke i deres brug.Som bruger kan du ikke definere ESD implantat maske, snarere du placerer eller ikke placere deres ESD3DMY (?) Lag.Implantatet selv er fremkommet ved logisk maske operationer under fraktur.

Når du state du bruger to lag Jeg er usikkert, hvilken lag du mener, men jeg antager, at det ESD3DMY lag er, hvad du kalder implantat og derefter RPO lag for silicide blokering.

Jeg tror, det centrale spørgsmål her er, at disse lag er til brug med MOS enheder.
Disse ESD lag er generelt ikke at blive brugt i løbet af de diode, selv om denne diode bruges i IO som ESD beskyttelse.

Korte svar, kun placere ESD lag over output MOS-enheder, ikke dioder, samme med RPO.esd25_diode Jeg tror ikke bruge lag, og det bør heller ikke, hvorfor din have LVS problemer.

Jeg håber, at dette hjælper (sin været 2 år siden jeg kiggede i udstrakt grad på, at processen).

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutral" border="0" />
 
Jeg placeres ESD3DMY om grundlæggende spænding MOS.Jeg var forvirret på grund af nogle controdictions.

1.I Layout Guidlines for låsen op og I / O ESD er skrevet "En ESD implantat maske er påkrævet i Vdd / vss beskyttelsesanordninger for 1.0V eller 1.2V kredsløb. En logik drift generere ESD implantat maske. Denne logik operation kræver en ESD prøvedukkens lag (ESD3DMY) i layout ".Fra den anden side, i TSMC brug beskrivelse fil er skrevet "ESD3DMY - Layer for DRC, LVS og ESD implantation maske generation. Brug ESD3DMY at dække hoejspaendingstransformator tolerant 3.3V NMOS I / O-enheder"2.Hvis jeg ser i Layout Guidlines for låsen op og I / O ESD jeg kan læse "unsilicided MOS er ikke tilladt som magt-bens ESD beskyttelse enheden for tynde oxid kredsløb".Men efter to sider er der en tabel (se vedlagte en) med RPO (silicide blokeret lag) Layout.Ud Og de skriver, at der er behov RPO og ESD1DMY (lag for check RPO regel kontrollere i ESD-enhed)
Beklager, men du skal login for at se denne tilslutningskrav

 
yxo wrote:

Jeg placeres ESD3DMY om grundlæggende spænding MOS.
Jeg var forvirret på grund af nogle controdictions.

...

2.
.
Hvis jeg ser i Layout Guidlines for låsen op og I / O ESD jeg kan læse "unsilicided MOS er ikke tilladt som magt-bens ESD beskyttelse enheden for tynde oxid kredsløb".
 
Men hvis jeg kombinere ESD3DMY og RPO lag på 1V MOS jeg får en fejl under LVS

 
yxo wrote:

Men hvis jeg kombinere ESD3DMY og RPO lag på 1V MOS jeg får en fejl under LVS
 
Ja.Når jeg sted RPO kun, alt er ok.Som for diode, undskyld, jeg ikke forklare det klart.Jeg mente, at ASSURA finder ud af, opdaget (jeg så det i logfilen) og forsøgt at udvinde det fra layout.Det er underligt, fordi jeg tror, at dette diode kun for simulation, da det ikke har layout se og dens CV kurven har megaamperes i terminspriserne bias (Jeg fandt denne diode i tsmc bibliotek og lavet nogle simulation)

 
yxo wrote:

Ja.
Når jeg sted RPO kun, alt er ok.
Som for diode, undskyld, jeg ikke forklare det klart.
Jeg mente, at ASSURA finder ud af, opdaget (jeg så det i logfilen) og forsøgt at udvinde det fra layout.
Det er underligt, fordi jeg tror, at dette diode kun for simulation ...
 
Citat:postPosted: 04 december 2008 11:04 Post subject: Re: LVS fejl i ESD design

yxo wrote:

Jeg placeres ESD3DMY om grundlæggende spænding MOS.
Jeg var forvirret på grund af nogle controdictions.

...

2.
Hvis jeg ser i Layout Guidlines for låsen op og I / O ESD jeg kan læse "unsilicided MOS er ikke tilladt som magt-bens ESD beskyttelse enheden for tynde oxid kredsløb".erikl wrote:

AFAIR dette er en slåfejl.
Bør læses: "silicided MOS er ikke tilladt ..., da den høje poly resistens er nødvendige for at beskytte.
 
Om lavspændingsinstallationer klemmer er virkelig interessant.Thanks.However, jeg forstår det ikke clearly.Why er de ikke gå i SnapBack.Så vidt jeg ser det, i løbet af ESD begivenhed spænding på CoreVDD vil være høje, og NPN vises.
Og det andet spørgsmål, jeg spekulerer på, hvorfor output transistor skal have unsilicided afløb?Må de deltager i ESD beskyttelse?

 
Hi yxo,
Så her er forskellen: For at en nmos til SnapBack, spænding på drain skal være stor nok til at udløse en lavine og i sidste ende de NPN.Dette kan være en meget høj spænding (3.3V enheden i 0.18um vil SnapBack i et interval på 10-13V i gennemsnit osv. ... Jeg vil ikke diskutere lavspændingsinstallationer udløste SnapBack skruetvinger her)

Når du designer en aktiv clamp, dine skruetvinger er beregnet til at operere i normal MOS ledningsforstyrrelser, så siger du bruger et stort netværk af nmos skruetvinger, tanken er, at de vil foretage, for eksempel en ideel 1.3a 2kV HBM pulsen på Vcc nominelle eller lavere, og at de vil gøre det samtidig med at de virker som en normal MOS enhed / switch.

Eksempel casestudy i toppen af mit hoved:
Hvis din Vcc nominelle er 3.3V og din SnapBack spænding til at udløse NPN er 8V, og hvis dine Vcc ESD klemmer kan håndtere 1.3a, mens du holder spændingen ved ~ 2.9V under normale MOS ledningsforstyrrelser .....
Når enheden erfaringer denne ideelle HBM puls ... din aktive klemme vil ikke lade spændingen får meget høje end 3V.Derfor enhederne i klemme, og på den Vcc domæne, aldrig se et dræn spænding høj nok til at udløse SnapBack i kernen.Dette er en af de smukke oplevelser af aktive clamp design.

Grunden outputenheder næsten altid behov unsilicide afløb er to gange ... det plejede at være, at produktionen bilister var den eksklusive ESD beskyttelse for en oplysningsforpligtelse.I dag ser vi en hel del mere diskrete ESD strukturer som SCR's eller min favorit, Dioder og aktiv klemmer.Men selv disse har parasitaere resistenser og tilføjede stier for ESD nuværende som sådan produktionsgabet MOS enheder er altid større risiko for at opleve Spænding niveauer, som kan udløse SnapBack.

Does this make sense?

 
Ja, jeg ser det ... Om skruetvinger, betyder det, at strengen af Dioder kan indehaver af spænding (number_of_diodes * femte) og fungerer som en klemme.Er det rigtigt?

 
Ja Dioder kan bruges som klemmer, men være meget forsigtige, diode stablingshøjde ikke konsekvente i deres drift i løbet af en ESD begivenhed.
Et par ting at overveje, stablet dioder har en Darlington virkning, medmindre de er i et isoleret godt eller SOI teknologi.Fordi der i trurth, stablet dioder er altid bygget i brønde (f.eks nwells antager P substrat teknologi), og de huller har parasitaere forgreninger til substratet så hvad du synes er en perlerække af dioder er virkelig en streng af bipolar enheder.

Træk dette, en række nwell P dioder i P-sub-teknologi er faktisk ikke en diode, men en række PNP bipolars hvor din diode er dannet mellem emitter (P udbredelse i Nwell) og base (nwell), derefter basen af de første bipolar forbindes til udleder af den næste og så videre.Dette er din stablet diode streng.Men alle har deres indsamlere shorted sammen (P substrat).Med hver diode i stakken, mister du løbende til en opkøber, og dermed mindre aktuelle for de næste emitter-Base vejkryds, ergo, effektiv femte (virkelig faldprøvningen tværs over hver diode) er ikke i overensstemmelse for hver diode.Så number_of_diodes * femte er ikke en god approximator, afhængigt af din proces (det kan være, men du er nødt til at forstå de parasitaere virkningerne af din proces).

Også denne stakken er meget temperatur følsomme, fordi diode knudepunkter og parasitaere Bipolars er temperatur følsomme, så stablingshøjde nuværende udsivning og faktisk fastspændingsanordninger spænding kan variere voldsomt.

Hvorfor er dette et problem i en ESD begivenhed?Nå det er måske ikke, men det er under normal drift.Du designe diode stakken at klemme ved en spænding så tæt på VDD som muligt, men så er du nødt til at tilføje masser af margen over VDD fordi du ikke kan få din diode stak opblæsningsmiddel din chip under sige et burn-in test eller låsen op-test, hvor VDD's er rejst en ltitle højere og temperaturer øges.(Jeg har set diode stak klemmer blow-up/melt burn-I bord og strømforsyninger fordi skruetvinger begyndt at gennemføre masser af nuværende under, hvad der skulle være normal drift.

Vær meget forsigtig med at bruge Diode stablet baseret skruetvinger, har de begrænsninger og er kendt for at forårsage problemer, hvorfor de ikke er almindeligt i brug som ESD Holdere ..

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top