Manuel Sted og rute

[sandeep_sggs]

Kære alle, Kan nogen fortælle mig, hvad er betydningen af håndbogen "sted og rute" i Texas værktøjer (jeg bruger xilinx9.1), og hvordan man gør det i detaljer! Er manuel proces virkelig nyttigt i betragtning af det gode sted og rute algoritmer indlejret i sælgerens `s værktøjer. Jeg kan være forkert, så bedes du rette mig, hvis det er tilfældet! Ethvert godt dokument for dette emne er velkomne. plz gøre det så tidligt som muligt ..

 

[pini_1]

Nogle gange, når dit design når høj udnyttelsesgrad, kan værktøjet have svært ved på det sted og rute proces. Så lidt hjælp fra designeren er påkrævet. Mindst to tilgange findes. En mulighed er at manuelt at gøre det hele problematiske kode. Hvis koden er for stor, kan denne tilgang være tidskrævende i fejlfinding og vedligeholdelse. En anden fremgangsmåde kunne være at bare lidt hjælp af værktøjet. Her er et eksempel fra en tidligere design af mine bruger XILINX med 96% udnyttelse. 1. Manuelt finde FF enheder af de vigtigste sequencer i midten. 2. Tvinge alle langsomme logik gerne LED logik at være på siden (langt væk fra centrum). 3. Prøv et par frø og se diverse resultater. VHDL / Verilog / XILINX backend eksempler på http://bknpk.no-ip.biz/

 

[farhantariq]

Nå kære Scenen er bare, at sælger vejafgift er en generel tool.ya Thats hvad professionel, men Designer Interaktion gøre det mere specifikt og effektivt.

 

[sanjay11]

det altid hjælper, hvis mindst design blokke er placeret manuelt (tæt på deres respektive IO er). Det reducerer belastningen af værktøjet i stort omfang og opnå en bedre timing. Ikke hver eneste signal og modul skal manuelt håndteres. En top-niveau manuel placering af blokke (guidede sted og rute) resultere i mindre køretid også.

 

[victoria_jitesh]

Nogle SKAL og MÅ IKKE SKAL overveje, samtidig STED OG STYRKE Flip-flops er næsten gratis i FPGA'er I FPGA'er, er det område, der forbruges af et design normalt bestemt af mængden af kombinatoriske kredsløb, ikke af Antallet af ip-ops. Målet for at bruge 80-90% af cellerne på en chip. Hvis du bruger mere end 90% af cellerne på en chip, så det place-and-route-programmet måske ikke være i stand til at føre ledninger til at forbinde cellerne. Hvis du bruger mindre end 80% af cellerne, så sandsynligvis: Der er optimeringer, som vil øge ydeevnen og stadig tillade designet til at passe på den chip, eller du har brugt for meget menneskelig indsats på at optimere for lavt område, eller som muligt forsøger at sikre, at alle ip og OP bruge samme ur, så ur ur pålægger ikke nogen begrænsninger for, hvor plads-og-route værktøj sætter ip-ops og porte. Hvis forskellige ip-ops anvendt forskellige ure, ville så ip-ops, der er tæt på hinanden sandsynligvis nødt til at bruge det samme ur. Brug kun én kant af clock-signal