Med hensyn til timingen af et design

[ASIC_intl]

Hej

Jeg har en sunthesized gate niveau netlist.Jeg vil gerne vide, timingen oplysninger (værste vej, og nogle andre stier) i dette design, hvis gate niveau netlist er med mig.Jeg kan anvende design compiler til dette.Lad meknoe de kommandoer, der skal anvendes.
Tak
ASIC

 

[Atena]

ASIC_intl wrote:

HejJeg har en sunthesized gate niveau netlist.
Jeg vil gerne vide, timingen oplysninger (værste vej, og nogle andre stier) i dette design, hvis gate niveau netlist er med mig.
Jeg kan anvende design compiler til dette.
Lad meknoe de kommandoer, der skal anvendes.

Tak

ASIC

 

[Raptor]

Hvis du har en post-syntese SDF du kan indlæse design netlist og SDF i Primetime, give passende begrænsninger for Ur, IO og undtagelser, Indstil driftsbetingelser og derefter kan du bruge report_timing at få timingen oplysninger