Memory båndbredde overvejelser i DDR interface design

[seeya]

System designere typisk måle hukommelse ydeevnekrav i en kombination af to forhold: en statistisk analyse af båndbredden i gennemsnit over et stort udsnit af den forventede cykler, og en deterministiske analyse af et mindre sæt specifikke cyklusser for "udfylder" opgaver.Nogle programmer vil være fuldt ud i den ene eller den anden af disse verden, men de fleste vil være en kombination af de to.

De krav til ydeevne er afgrænset af en række begrænsninger og valg: hukommelsesstørrelse kræves for systemet, I / O-bus bredde, total pin count afsat til Memory delsystemet magt budget, behov for paritet eller fejlkorrektioner, omkostninger.De synkrone memories bredt i brug i dag gøre beregningen båndbredde både statistisk og deterministically primært en nem opgave, hvis man er fortrolig med læse og skrive behandlingstider for både SRAM og DRAMs, og virkningerne af bank aktiveringsstrategien DRAMs.

Please ref: h ** p: / / www.eedesign.com/story/OEG20030609S0067

 

[mami_hacky]

Hum!Har du nogensinde designet et memory controller dig selv?Har du nogen erfaring med DRAM-enheder, eller har du nogensinde tryed at opnå en bestemt båndbredde fra hukommelsen komponenter?Kender du de vanskeligheder hukommelse controller design i VLSI?Hvis nogle krop fortæller dig, at designe en 25 Gbits / s datalagringsmedie enhed bruger rådighed DRAM hukommelser, hvad vil du sige til ham?er det arbejde helt umuligt?eller der er nogle vanskelige løsninger?