Mixed Signal Simulation

[paulki]

Hej Venner,
Im arbejder i Digital Design og Verifikation side, og nu har brug for en hjælp i forbindelse Mixed Signal Simulations.Jeg vil liste ud af scenariet og problemer.Ekspert mennesker, prøv at levere løsninger til samme.
1.Jeg har en digital IP (protokol) i Verilog.
2.Svarende til ovennævnte digitale IP Analog front-end fås også med os (SPICE Netlist).

Mit krav er integrationen af den analoge del og digitale del og dets funktionelle kontrol.Please give input til nedenstående spørgsmål.
a) Hvordan at gøre Digital til Analog grænseflade?
b) Hvilke simuleringen ville være mere præcist?Digital perspektiv eller Analog perspektiv?
c) Hvad er de komplekse og Pre-forsigtighed skal tages hensyn før gør denne aktivitet.

Tak,
Kips

 

[paulki]

Hej Eksperter,
Jeg ønsker hurtig information om de ovennævnte spørgsmål, kan du hjælpe.

-Paul

 

[Blackuni]

Hi Kips,

flytter dit fulde design enten til digital (verilog eller VHDL) eller analog (Transistor-krydderi) er meget diffcult opgave og u kan ikke gøre det også i nogle tilfælde.

Så jeg vil anbefale samarbejde simulering funktioner som Nanosim-VCS eller med Hsim (VCS, ncsim eller modelsim)

her din verilog del vil blive simuleres ved digital simulator og krydderier del af Hsim eller Nanosim samtidigt af direkte / indirekte grænseflade mellem simulering motorer.

som standard disse værktøjer er i stand til at kortlægge interface porte (navn matching) automatisk dvs værktøj vil tilføje A2D og D2A moduler (ideelle) på disse interface porte.Du kan også få kontrol over det.

Doing co simulation vil være meget hurtigere og effektiv måde at gøre blandet signal kontrol.lad mig kende for eventuelle yderligere informationer!

tak,

 

[paulki]

Hi Blackuni,
Der er nogle EDA leverandører som Cadence og Synopsys tilbyde deres værktøj segment i AMS med eksisterende værktøjer.
For Cadence "Big-A vs Small-D og Big-D vs Small-A" type af strategier er tilgængelige.

Virtuso (Analog Simulator) med nogle digitale motor kan nå Blandet Simulering i Analog foran og Incisive (IUS8.1 fremefter) med nogle analoge Engine kan opnå MS i digitale front.Dette er et sidste emne og tilbud fra Cadence.

(NB: Big-A vs Small-D betyder stor del vil blive i Analog og små design vil være i Digital, ligeledes Big-D vs Small-A har stor design del med Digital design og lille del med analog grænseflader.

-Paul

 

[JoannesPaulus]

Jeg har brugt Cadence AMS for de sidste mange år, og jeg tror, det er et meget nemt værktøj at bruge.Hvis du har adgang til det, prøv det: Du vil kun have til at skabe en config se og køre din AMS simuleringer enten fra Analog Kunstner eller AMS menuen.

 

[paulki]

Hi Joannes,
Tak for dit svar.Jeg ønsker en lille kodestump af, hvordan SPICE Netlist er forbundet med Verilog RTL fil for interface og simulering.Det ville være en stor hjælp, hvis du gav det samme.

Tak,
Paul

 

[kiger]

Hvis du har IUS (Cadencs AMS værktøj) installeret, er det at gøre det.

Hvis dit øverste niveau i testbench er RTL, Instans en SPICE SUBCKT er den samme som eksempel en RTL-modul.Bare en simpel konfigurere behov.Du kan henvise til prøven under IUS installere <installationskilde> dir> / værktøjer / amsd / prøver

Hvis du øverste niveau i testbench er skematiske, skal du konfigurere editer at bruge RTL se til den digitale del.

 

[JoannesPaulus]

Paulki,
Der er ingen nem måde at give dig en "kodestykke".
Bare prøv som kiger sagde med eksemplerne i din <installationskilde> dir> / værktøjer / amsd / prøver

 

[paulki]

Hej Kiger, Joannes,
Det hjalp mig til at se tutorials og eksempler.Men vi dont have AMS designer licens allerede nu, så kunne ikke i stand til at simulere.

-Paul