når vi bruger virtuelle ur til constaint i syntese?

[drizzle]

hej alle i multi-clock synkron design syntese, vil der være virtuelle ure til IO port begrænsninger, når vi bruger det? kan nogen udvide mere? angår støvregn

 

[phutanesv]

Kære dude, der Virtual Clock bruges til at modellere I / O timing specifikation, baseret på, hvad ur I / O pads overføre data. Phutane

 

[megastar007]

I multiclock domæne, siger blok A driver din blok. Antag blok A har anderledes ur. eftersom blok A driver IO puder af din blok med hensyn til dets ur, så vi er nødt til at begrænse din blok indgange med blok A ur. da din blok ikke har samme ur input som blok A du er nødt til at begrænse ved hjælp af virtuelle ur. håber det hjælper

 

[drizzle]

[Quote = phutanesv] Kære dude, Virtual Clock bruges til at modellere I / O timing specifikation, baseret på, hvad ur I / O pads overføre data. Phutane [/quote] Men hvordan kan jeg vide, hvad ur I / O-pads overføre data? plz vise mig et eksempel