Nedbringelse af forsinkelse fra flop til logikken i kritiske vej

[pinkesh2001]

Hej alle,

Hvordan kan jeg reducere forsinkelsen fra 1. flip flop til logik.Jeg har en forsinkelse på 1.5N før de når til en logik bcoz som min slæk bliver værst.

Hvordan optimerer jeg.
Buffering har gjort en forsinkelse værste, da det en meget datapath orienteret blok og med en høj fanout med store cap.Its ikke en multicycle sti.

Thanks in advance,

Pinkesh

 

[Thomson]

Selv om det indhold, du nævnte ikke er meget klare, flere grundlæggende måder at løse disse spørgsmål, er anført:
(1) reducere combinatory logik så kort som muligt
(2) bruge DC optimering færdigheder, herunder set_critical_range eller set_max_delay kommandoer
(3) efter min mening, du må hellere ændre dit RTL koder, som er mere genbruges og mere gældende for syntese, hvis din clock frekvensen ikke er så stort.For eksempel er det mindre end 500MHz.Ofte forskellige koder metoder kan oprette forskellige logik.
(4) bruge den nyeste verision af DC som muligt, som kan opdele stien at gøre belastningen reduceret

 

[pinkesh2001]

Tak Thomson,

Men de mener er i overensstemmelse med den arkitektur RTL pepole siger, at vejen vil være store som logiske niveauer ikke kan reduceres.

Jeg m bruger MAGMA som optimeringsværktøj.

De kommandoer, som u har givet, jeg m ikke klar over, da jeg ikke har arbejdet på Synopsys værktøjer.

Er det muligt at klone Flipflop, så jeg kan mindske forsinkelser og også fanout.That flip flop output pin har fanout 500.
Design arbejder på 180MHz.

Tak,

Pinkesh