noget om DCM

[shoufeng_luo]

Hej alle, kan i Texas familie FPGA, jeg bruger en krystal af 100MHz til at generere et ur på 200MHz gennem DCM at blive brugt som ur af A / D.

 

[louisnells]

Er sikker på FPGA hastighed kapacitet?
Som FPGA er det?
Kan det håndtere hastighed på op til 200MHz?

I hvert fald de fleste af de fælles økonomiske FPGA (Spartan II> 100MHz) har en god hastighed kapacitet.

 

[shoufeng_luo]

Den Virtex II pro familie v2p40 der henvises til.
I den høje frekvens mode, kan den maksimale frekvens på over 200MHz.

 

[louisnells]

Når den maksimale hyppighed af dit design er med-i for rammerne af de FPGA hastighedsevne, håndtering 200MHz bør ikke være et problem.Men det altid bedre at holde nogle vagt bånd mellem den maksimale skifte hastighed design og grænserne for FPGA.

er ikke Virtex-serien er for dyrt?
Hvor meget koster det?

Er du bruger PowerPC kerne specifikt i dit projekt?

 

[shoufeng_luo]

En chip koster lidt mere end 1w, jeg er en nybegynder i Designing with FPGA.
når design PowerPC, uanset om det EDK miljøet kan vi acommplish det.
Denne eftermiddag, jeg forsøger at fordoble 100MHz krystal, Outputtet frequecy er 200MHz, Men den bølge er ikke kvadratisk eller som sinus, Det høje niveau er et højdepunkt, det lave varige 80% af de period.can det gør for de ur af A / D-enheder?

 

[louisnells]

Hej
Jeg tror du ser den bølgeform fra FPGA.Så da jeg allerede fortalt dig sandsynligvis FPGA kan ikke støtte, at høje klokfrekvensen nær 200MHz.Prøv at sænke det på oscillator sektion.

Hvad sker der egentlig er, at en firkantet bølge er en kombination af sinusodal bølger.Forskellige frekvens komponenter findes i denne samling.Også FPGA har en vis grænse for den frekvens, som det kan håndtere.Så når du anvender firkantede bølger den lavfrekvente del vil helt igennem FPGA.Men den øvre frekvens komponenter vil experiance forvrængning.Så o / p signalet ikke vil have alle frekvens komponenter til at konstruere firkantbølge form.Så de tilsammen danner kurveform som du ser der.

Hvis du er i stand til at træde tilbage uret i trin, du kan se den gradvise ændring i o / p kurveform.

shoufeng_luo skrev:

En chip koster lidt mere end 1w, jeg er en nybegynder i Designing with FPGA.

når design PowerPC, uanset om det EDK miljøet kan vi acommplish det.

Denne eftermiddag, jeg forsøger at fordoble 100MHz krystal, Outputtet frequecy er 200MHz, Men den bølge er ikke kvadratisk eller som sinus, Det høje niveau er et højdepunkt, det lave varige 80% af de period.can det gør for de ur af A / D-enheder?

 

[shoufeng_luo]

Hyppigheden af sysclk er kritisk, enheden jeg bruger kan støtte mere end 200MHz,
aften, gennem min test, viser det, at uret genereres af FPGA kan køre A / D.
Tak for din suggestion.Thanks.