Om Formality

[carl_llk]

Når du foretager en tilsvarende kontrol mellem en RTL og en port-niveau version af det samme design i formalitet, er der en intern syntetisere værktøj, der anvendes til at syntetisere RTL-kode i Netlist?
I bekræftende fald er det syntetisere værktøj en del af DC eller blot et internt redskab i Formality sig selv?

 

[archillios]

nej, fm bare gøre ligestilling kontrol, behøver ikke at syntetisere de RTL design, RTL og gate kan både udtrykkes som 4-værdi logik primitiver.

 

[carl_llk]

Men, hvordan fm gøre ligestilling kontrol mellem RTL kode og gate-niveau Netlist?Hvis fm ikke vil syntetisere den RTL i Netlist, hvordan vil det afgøre, om de to versioner er tilsvarende?

 

[dr_dft]

Jeg tror, de fleste formel verifikation værktøjer reducerer RTL og gate niveau Netlist til logiske ligninger, og bruger sætning viser sig at bevise, at den logiske ligninger svarer.Du kan sortere i se den logiske nedsættelse som de første faser af en syntese køre, minus den teknologi, kortlægning og timing / område optimeringer.

Jeg tror, at disse værktøjer som regel først finde alle 'sammenligne punkter «, der normalt primære input, flip-flops, og primære output.Så de forsøger at matche hver sammenligne punkt i RTL til en anden i porten.Når matchende er gjort, så de forsøger at bevise, at den logik kegle bag hver sammenligne punkt svarer ved at reducere multikombinerbare logik til logiske ligninger.

 

[vsrpkumar]

se denne

 

[semi_jl]

Alle dine tale er meget klar, og det er meget nyttigt for mig at forstå den formalitet.