om processen for PLL

[gingerjiang]

hej alle
Jeg vil designe en PLL.
Jeg vil gerne vide, om jeg har brug for en særlig proces for PLL, fordi VCO vil blive integreret på chippen.
tak forud!

 

[khouly]

Jeg tror, det blandede signal CMOS proces vil være ok, og bør omfatte tykt metal til induktortypen gennemførelsen

khouly

 

[gingerjiang]

khouly skrev:

Jeg tror, det blandede signal CMOS proces vil være ok, og bør omfatte tykt metal til induktortypen gennemførelsenkhouly

 

[khouly]

naturligvis u nødt til at udforme de spoler af dig selv og simulere den og måle det
men u skal fuld em simulering for at få de bedste resultater

og det er at foretrække, at processen indeholder et tykt metal mulighed, og akkumulation mode Recoverykhouly

 

[safwatonline]

u kan altid gøre ring oscillatorLagt efter 28 sekunder:hvis ur fase støj spec ikke er så hård

 

[khouly]

Kære gingerjiang

hvad der er ur PLL mål ansøgning?

FS, CDR, graduering, Demodulation, clock sync,

khouly

 

[gingerjiang]

khouly skrev:

Kære gingerjianghvad der er ur PLL mål ansøgning?FS, CDR, graduering, Demodulation, clock sync,khouly

 

[khouly]

for IC design, bør u bruge nogle EM simulator, og model for IC godt, at få alle de paracitics, og så videre
u kan bruge momentum, Sonnet, HFSS, uanset u savn

khouly

 

[Grig]

Hej
Tage hensyn til isolering af analoge og digitale dele
Dig del frembringer støj og sfdr af analoge dele nedbryder