om syntese

[xworld2008]

i et modul, hvordan man kan finde alle kombinatorisk sti fra input til output, jeg tror, at skrive en scripts kan gøre det.Jeg ved ikke, hvordan man skriver?nogen hjælpe mig?

 

[heartfree]

Brug PT til rapporten?
Måske pt kan finde disse stier.

 

[eda_wiz]

I didnt forstår dit spørgsmål ..
u ønsker at finde ud af alle combo kanaler fra input til output?

Du kan læse koden eller brug Debussy nSchema at analysere nemt ..

hvis u vil finde combo forsinkelse fra i \ p for o \ p
forsøge
report_timing-fra NAME-NAME

 

[khorram]

Hvis du mener, hvordan syntese værktøj gør det, bør du tjekke alle stier fra input til output, som ikke går gennem dit stueur altid blok i Verilog (proces blok i VHDL).

Hilsen,
KH

 

[xworld2008]

Jeg vil sige, at i mit design, der er nogle stier, der er kombinatorisk stier fra input-port til output port, jeg har brug for et script til at finde alle disse kombinatorisk stier.
Jeg ved, at bruge "report_timing-fra <input port> til <output port> kan indberette direkte, men nu i mit design, der er hundredvis af havnen, så jeg wan til at skrive en scripts til at identificere disse kombinatorisk stier.
der kan hjælpe mig?

 

[mark_yeh]

Hvis du bruger DC, der er ingen kommandoer til at finde kombinatoriske stier.Bare læs HDL-kode, eller brug af HDL-analysator som Debussy.

 

[haosg]

set_max_delay-fra [all_inputs] til [all_outputs]
report_timing-fra [all_imputs] til [all_outputs]-max_paths 10.000

 

[zhangpengyu]

dc kan liste alle stien,
stien krydser grænsen vil blive!

 

[tukken]

særskilt sythesis modulet og bruger primtime til at indberette alle sti.

 

[hgby2209]

brug report_timing-til end_point
Derefter DC vil listen over stien var passeret, hvad multikombinerbare celle.