opamp afregning simulation problem

[Aijue]

Hej gutter, når jeg tager min opamp for afregning af simulation, fik jeg en underlig result.The pic er i den vedhæftede fil. Spørgsmålet er, hvorfor en bilæggelse kurven har en drejning til at blive en mindre afregning. Havde du har mødt en sådan problem? Sikke en hovedpine. Tak! [/Quote]

 

[dick_freebird]

Du ser enten en gevinst eller partiskhed overgang, for eksempel en cascoded udgang vil have en temmelig konstant strøm, indtil vagten enheden løber tør for headroom og derefter spejlet nuværende vil rulle ud i den viste måde. Det betyder lille signal modellering er ikke til at stole på, selv ved V = 0 (overgangen er temmelig grim lige der).

 

[Aijue]

tak Freebird, jeg fik nogle indsigter. Min opamp er foldet cascoded. Mener du, når input en stor puls spænding, er min aktuelle kilde MOS enhed kørt ind lineære region? Kan du fortælle mig hvordan man indstiller hale nuværende og cascode nuværende? Med venlig hilsen!

 

[FvM]

Det er normalt, at store signalet skridt reaktion er forskellig fra lille signal. Bortset fra et tilsyneladende statisk fejl, vises trin respons ser noget overkompenseret og langt fra de sædvanlige høje hastighed OP adfærd med pakke parasitære spoler og lignende virkelige verden phenomenia.

 

[haykding]

Hvordan er input rampe stigetid? Det er vigtigt.

 

[Aijue]

Input puls indsvingningstiden 0.1ns. Jeg ønsker, at konverteringstid er mindre end 10ns. Hvordan er forholdet mellem konverteringstid og stigetid?