Oprindelig er ikke synthesizable ..

[kumar_eee]

Hvorfor Initial (verilog) erklæring er ikke synthesizable ?.....

 

[dolby.yang]

indledende sætning er kun bruges til at kontrollere vores design, kan ikke beskrive den virkelige kredsløb.

 

[gaonkc]

I faste kredsløb, er der en reset signal at initialisere signalet.Den "oprindelige" erklæring er kun behaviorl.ikke synthesisable.

 

[echo47]

Jeg er uenig.Jeg tror, den oprindelige erklæring er ikke synthesizeable blot fordi de værktøjer, sælgerne ikke har gidet at gennemføre det.FPGA synthesizere kunne drage fordel af den oprindelige erklæring til forudindstillede registrere værdier.Det ville spare mig en masse tid, fordi lige nu er jeg nødt til at bruge klodsede leverandør-specifikke metoder til at initialisere registrere arrays.

 

[elecs_gene]

hej
som for som jeg ved, hvordan u initialisere en værdi til et signal i første omgang og derefter u savn at signalet burde få tildelt baseret på logikken i ur kredsløb ..hvordan er dette muligt? hvordan kan u sige for første gang, skal u initialisere med de værdier, u har angivet, og derefter bruge logik?? det er derfor, synthesizere ignorere oprindelige kommandoer ...

hilsen

 

[echo47]

I dag har jeg opgraderet til den nye version Xilinx ISE 8.1i.Dens FPGA synthesizer nu forstår oprindelige udsagn.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Meget glad" border="0" />Korrekt syntetiserede følgende prøve kode, herunder initialisering af mem og adr:
Kode:

modul top (CLK, ud);

input CLK;

reg [7:0] mem [0:255];

reg [7:0] addr;

output reg [7:0] out;integer x;

indledende begynde

addr = 'H55;

for (x = 0; x <256; x = x 1)

mem [x] = (x [0], x [1], x [2], x [3], x [4], x [5], x [6], x [7]); / / tilbageføres bits

endealtid @ (posedge clk) begynder

addr <= addr 1;

out <= mem [addr];

ende

endmodule

 

[sqwang93]

Jeg tror, FPGA initialiseringen er let på grund af sin last på magten.men ASIC ikke, så verilog ikke støtte oprindelige.

 

[gliss]

En anden funktion understøttes ikke af alle ...

 

[NoLoser]

er der en god måde at vide, hvor operationen er synthesizeable mens der ikke (for både vhdl & verilog)?

 

[IBNobody]

NoLoser skrev:

er der en god måde at vide, hvor operationen er synthesizeable mens der ikke (for både vhdl & verilog)?

 

[echo47]

NoLoser, for Xilinx ISE, læse "XST User Guide" kapitel "Verilog Language Support" eller "VHDL Language Support".

 

[pravi]

Enhver sekventiel logik celle eller hukommelse element skal initialiseres.Selv om du kan bruge en indledende erklæring for at simulere power-up, genererer logik til at efterligne en indledende erklæring er hårdt.I stedet bruge en nulstilling som følger i syntetisere

altid @ (posedge ur eller negedge reset)
Beklager, men du skal logge ind for at se denne vedhæftede fil

 

[cawan]

første er kun for at skrive testbench og simulering formål.

 

[kumar_eee]

Så vidt jeg ved, Initial er kun for at skrive Test-Træningsbænke ....Men her fik jeg så mange forklaringer ...

Tak til alle ...

K. Kumar

 

[NoLoser]

Hvad med brugen af regnefunktionen ( -/*) inden for en VHDL modul / proces er af en sådan operation synthesizable eller er det kun til simulering formål.

 

[IBNobody]

NoLoser skrev:

Hvad med brugen af regnefunktionen ( -/*) inden for en VHDL modul / proces er af en sådan operation synthesizable eller er det kun til simulering formål.

 

[NoLoser]

Betyder det, at jeg er muligt at fange et input i form af logik-vektor, omdanner dem til integar variabel / signal, så gør nogle arith samarbejde med den værdi, og returnerer resultatet som den øvre grænse for en for-løkke.Er denne struktur synthesizable på FPGA chip?Beklager, jeg bare vide hvordan man skriver i VHDL, så kunne nogen direkte mig om dette spørgsmål, tak mange!

 

[echo47]

Aritmetik og indledende udsagn er både synthesizable i FPGA, medmindre din software-værktøjer er mangelfulde.
deficient, but are slowly improving.

Pas på, at de fleste software-værktøjer er
mangelfuld, men er langsomt bedre.Mange mennesker misfortolker software fejl og mangler, som sproget mangler.Mange lærebøger videreføre denne fejltagelse.

NoLoser - Jeg kender ikke VHDL "til" sløjfer.

 

[Matrix_YL]

Hi echo47

hvorvidt # forsinkelse i første og altid struktur kan syntetiseres ved ISE 8,1 nu?

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Spørgsmål" border="0" />Jeg stadig bruge ISE7.1.4

 

[echo47]

Version 8.1i ikke syntetisere # forsinkelse overalt.Det er forståeligt, fordi Texas silicium ikke indeholder nogen pæn kalibreret forsinkelser.