Opsætning n Hold Voilation i timingen rapport

[nic4u]

kan nogen fortælle mig ved at læse timing rapport, hvordan vi nøjagtigt kommer til at vide, om der er 1) setup voilation 2) holde voilation m beder specifikt til Xilinx ISE thnx på forhånd

 

[nic4u]

m dissapointed med ingen svar ok .... så plz fortæl mig dette: For Xilinx ISE, i TWR (timing rapport-fil), til sidst er der altid et bord tht viser nogle setup og holde værdier ... nogle positive .. . nogle negative n nogle nul (for hold ).... plz hjælp mig afkode denne tabel .... wat gøre disse positive n negative værdier betyder .... håber at få et svar hurtigst frm nogle ekspert eller i det mindste fortælle mig, hvis der er nogen dokumentation om forskellige rapporter genereret af Xilinx ISE værktøj .... thnx

 

[echo47]

Den "Trace" kapitlet i ISE "Development System Reference Guide" beskriver Trace Report (timing rapport). Det er dybest set, hvordan jeg behandler timing: Først vil jeg tilføje timing begrænsninger for mit design. Meget vigtigt! Så jeg syntetisere det, rute det, og køre Trace (tidspunkterne analysator). Hvis timingen rapporten viser nul timing fejl og "alle begrænsninger var opfyldt", så designet er god til at gå, uden opsætning eller hold krænkelser eller andre problemer med timingen. Hvis Trace opdager nogle problemer, så timingen rapporten giver oplysninger om de værste syndere. Naturligvis at få en præcis rapport, skal jeg bruge samlet timing begrænsninger.

 

[FPGAs]

For synkron kredsløb, er det OK, hvis der ikke er nogen timing fejl. Men for asynkrone kredsløb, ikke nogen tidsplan fejl ikke betyder, at det opfylder udformning.

 

[echo47]

ISE giver timing problemerne ved asynkrone kredsløb også. Tidsplanen rapport vil vise ikke-overensstemmende signaler.

 

[nic4u]

thnx ekko .. tht var gr8 hjælp kunne u fortælle mig, hvorfor dont vi får Hold krænkelser i FPGA (plz korrigere mig, hvis im forkert) jeg tror, er setup voilations kontrolleres n indberettes direkte via Input Offset Constraint (hvis det er opfyldt, skal ingen krænkelser ... korrekte ??)..... men jeg har aldrig set nogen holde voilation i nogen af mine designs .... Trace tutorial siger, at hvis hold overtrædelser r der, rapporterer det u. ... fik nogen nogensinde fat krænkelser ... hvis ja, kan u plz aksjer tht ... (hvis det er muligt plz aksjer ur timing rapport også .. tht vil b af gr8 hjælp) thnx

 

[echo47]

Jeg har ikke stødt på nogen hold krænkelser i ISE, men tilsyneladende de forekommer i visse situationer. Søg på Xilinx hjemmeside for "hold krænkelse", og du vil finde nogle eksempler. Ja, opsætning og hold timing er kontrolleret på puden input flops, og alle andre steder inde i FPGA, hvis du angiver den rette timing begrænsninger. Input Offset tvang - Jeg har ikke brugt, at man i lang tid, så jeg er ikke sikker på om sin adfærd. Xilinx begrænsning syntaks kan være forvirrende. Det er nemt at præcisere begrænsninger, som ikke gør hvad du ønsker dem til at gøre.