Oversæt MATLAB koder til Verilog moduler

[UFK]

Hej Im nyt her. Im arbejder på SPIHT Algoritme til min MS Speciale. Kan nogen venligst rådgive mig om, hvordan jeg kan konvertere MATLAB kode til Verilog moduler? Jeg har en vis erfaring med Xilinx. Please hjælp mig

 

[mux_master]

Der er mange måder at gå om at gøre dette. Hvis du har brugt Xilinx systemet generator værktøjer i Matlab, bør du være i stand til blot at udsende HDL. Ellers er der andre "C til H" stil værktøjer til rådighed. Her er en EE Times artikel, der fortæller om nogle af de nyeste fremskridt http://www.eetimes.com/showArticle.jhtml?articleID=49400117 Hvis du har en anstændig Verilog erfaring, oversættelse ved hånden vil sandsynligvis får du de mest effektive resultater.

 

[UFK]

Takket være en masse mux_master Ja du har ret i, at skrive i hånden, vil være mest effektive. Ill prøve den Xilinx systemet generatoren selv. Ill angive lidt om mit speciale. Se Jeg bruger en MATLAB-kode for SPIHT algoritme til billedkomprimering, og jeg er nødt til at konvertere det som det er at Verilog og derefter foretage ændringer for at optimere den. De SPIHT fortsætter i flere faser, så jeg har individuelle MATLAB filer for hver funktion og jeg overvejede at oversætte hver fil til de enkelte moduler i Verilog. Lad u tror, ​​det vil virke? Måske du kunne rådgive mig yderligere. Btw tak masse for artiklen.

 

[mux_master]

Ja, det er en måde at gå om at gøre det. Den måde jeg har gjort ting som dette i fortiden er at bruge Matlab modellen til at producere kendte indgange til at stimulere Verilog design. Derefter kan du simulere verilog design, indsamle udgangene og sammenligne dem med de Matlab udgange. I betragtning af de samme input, skal de to systemer producere de samme resultater. Jeg har gjort dette for delta-sigma modulatorer og H.264 konverter med god succes. Jeg er ikke alt for bekendt med SPHIT algoritme, men den generelle tilgang er at tænke over, hvordan de forskellige dele af algoritmen kan opdeles i hardware moduler og delt det op på den måde. Making blokdiagrammer for data flow er normalt en god start. De enkelte filer for hver funktion kan allerede give en god logisk partition så godt.

 

[Jack// ani]

[Quote = mux_master] Ja, det er en måde at gå om at gøre det. Den måde jeg har gjort ting som dette i fortiden er at bruge Matlab modellen til at producere kendte indgange til at stimulere Verilog design. Derefter kan du simulere verilog design, indsamle udgangene og sammenligne dem med de Matlab udgange. I betragtning af de samme input, skal de to systemer producere de samme resultater. Jeg har gjort dette for delta-sigma modulatorer og H.264 konverter med god succes. Jeg er ikke alt for bekendt med SPHIT algoritme, men den generelle tilgang er at tænke over, hvordan de forskellige dele af algoritmen kan opdeles i hardware moduler og delt det op på den måde. Making blokdiagrammer for data flow er normalt en god start. De enkelte filer for hver funktion kan allerede give en god logisk partition så godt. [/Quote] Hvad du siger lyder mere af en kontrol, er du selvstændigt sammenligne output resultaterne af MATLAB at Verilog simulering resultat! Hvordan præcist er du konvertere MATLAB kode til Verilog er stadig et mysterium for mig. Ret mig hvis jeg tager fejl her.

 

[mux_master]

Du er korrekte ... Jeg taler om, hvordan du kontrollerer, at når du gør konverteringen det er korrekt. Jeg er ikke sikker på, hvordan kompleks algoritme i spørgsmålet er, men jeg vil i hvert fald undersøge gøre det i hånden. Med hensyn til den metode at gøre det, tror jeg ikke, jeg kan virkelig sige en trinvis tilgang. Softwareimplementering og hardwareimplementering vil antage forskellige former og det vil være meget afhængig af naturen af ​​algoritmen.