parameter sæt til en PLL design

[xihuwang]

Hej, hver:
Jeg designe en PLL nedenfor requeriments og specs:
1.Det vil blive anvendt i en soc.For området requeriment brugte cap
i LF bør ikke være mere end 100pF
2.Den reference-input frekvens vil være 6-12MHz
3.Outputtet reference bør være over 200MHz
4.Den peak-to-peak jitter, jeg mener bør nedenfor 0.2ns under alle PVT
5.En 0.35um CMOS proces under udvikling (SOI proces, men ved hjælp af H
gate, så porten hætten er terrilbly stort for små W / L transistor).
6.Der er ingen krydderi model nu for processen.
Mit spørgsmål er:
1.Baseret på dine experices, hvad er den række af VCO under 0.35um proces
2.Hvad koster det pumpen nuværende nedenfor 5uA?
3.sync eller async frekvens divider?
4.For ingen pain model nu, er jeg bekymret over den hyppighed stabilitet
løkken gevinst variation.Så hvordan kan jeg guaratee stabilitet?Lagt efter 45 minutter:5.Hvad er den båndbredde, bør fastsættes?Er 200kHz for stor til faldende jitter?

 

[xihuwang]

6.Et andet spørgsmål puzzle mig er:
Produktionen af sidste fase af VCO skal ikke kun køre d. 1. etape, men også
differentiale forstærkeren (anvendes til at konvertere den differentierede lille swing output
af VCO til fuld sving single-ended signal).Så den sidste fase af VCO vil
har større forsinkelse end de øvrige faser.
Er dette indebære store rystelser.Hvis ja, hvordan man kan erobre dette?

 

[flatulent]

For så vidt angår den båndbredde, der er to kriterier.Brug den nederste af de to nedenstående:

1.Det er den fase, hvor støjen fra henvisningen er lig med den af VCO.
2.Det bør være 1 / 10 af den reference frekvens eller mindre.

 

[xihuwang]

Tak for hjælp.

Jeg har et andet spørgsmål:

8.Jeg designede 3 charge pumpe.De 3 CP er tilsluttet eller afbrudt
med det samme LPF by-pass port for at kontrollere udførelsen af CP.
Mit spørgsmål er Vejret passet portens modstand og parastic cap
vil mindske PLL resultater

9.For en normal krystal oscilator (4-12MHz), hvad er nervøs?

 

[xihuwang]

10, hvordan man designer I / O og pad, ESD af PLL ud signal?

 

[xihuwang]

11.Hvis bør VCO's evne til at begynde at oscilating overvejes?