Pipelining Teknikker

S

snehaganesh

Guest
1.Hvad er de forskellige processorer Pipelining teknik?

2.Hvad er de begrænsninger, der skal tages hensyn til ved gennemførelsen af en Pipelined Processor arkitektur?

Thanks in advance!

 
hej,
med hensyn til arkitektur, jeg tror, du kan læse nogle bøger om det som "computer arkitektur", osv.
og pres på det, jeg dont mene noget skal være forsigtig.becoz vejen for ASIC gennemførelse er RTL hvilket betyder rørledning en smule.

 
Jeg er enig om linuxluo kommentarer.
når arkitektur / koncept slog sig ned, hvad du kun gøre, er at bruge registret til at gøre RTL gennemførelse.

 
rørledning def --- hinanden instruktioner i et program sekvens vil overlappe hinanden i udførelsen

processor rørledning ----

antage processor sekvens er

Instruktion hente -> Instruktion afkode og registrere hente -> Kør -> hukommelse adgang -> Register skrive tilbage

Nu her er der r 5 etaper ret!
så her en 4-trins pipeline kan følges som anden undervisning er afhængig af den første og den tredje om den anden, dvs mens det udfører den 5. instruktion 1:a instruktion sker (4 cyklus's forsinkelse), men nu er det i serie vel i den næste cyklus nogle nye instrukser, der er kommet andet instrucion af den tidligere (dvs. undervisning afkode og registrere hente) vil blive afsluttet i cuurent cyklus.
så nu her var der en indledende ventetid, men som efterfølgende instruktioner er færdig er det ikke venter for cuurent instruktion til at udføre, men gør det foregående instrucion.

Jeg håber, u forstået det!

ps -> Ovenstående er udelukkende baseret på et eksempel, kan den reelle RISC processor-arkitektur adskiller sig fra ovenstående.

 
Det er meget vigtigt at stjæle tid budget i pipeline design.

 
Hai,
til normal arkitektur vil tage to taktcyklus for enkelt instruktion (en for at hente og en for excution), men i piepline arkitektur kun én taktcyklus er nok til begge (hente og excution)

 
hey Venkatesh,
par rettelser
som u har givet "normale arkitektur vil tage to taktcyklus for enkelt instruktion", selv når det er pipelined det kræver 2 cykler for enkelt instruktion.Her mens hente næste instruktion den aktuelle exectuion er gjort.Her er det nyttigt for back to back instruktioner.

godt rørledning har sin egen adv og disadv.

Thanks & Regards

 
Individuel vejledning tage deres repective ur cykler til at fuldføre, men efter hver taktcyklus vi vil have effekt.

Det virker som et samlebånd af bilfabrikken.Enkelt bil tager for lang tid at få manufactired men efter hver gang slot vi har en bil fremstillet.

Betyder arbejde har været inddelt i forskellige slots.

 
Jeg tror, du kan læse nogle bøger om det som "computer arkitektur", osv.
og pres på det, jeg dont mene noget skal være forsigtig.becoz vejen for ASIC gennemførelse er RTL hvilket betyder rørledning en smule.

 
Pipelining bruges ikke kun i processor design, men også i andre digitale design for bedre ydeevne.Vi er nødt til at tilføje optimale antal faser for at få den bedste ydeevne fordel.Tilføjelse af alt for mange rørledning etaper vil tilføje flere latency og dermed mere ydeevne degration.

 
Pipelining behøver ikke at være kun 5 stages.Each etape kan opdeles således danner en super rørledning.Faktisk flere faser du opdele den rørledning, jo mindre er den port forsinkelse i hver fase og dermed clock frekvens kan være betydeligt reduced.Thus dybere rørledning Leeds til bedre ydelse ..Tilføjet efter 3 minutter:Også er der en lille faldgrube i dybere pipelining.når en gren er stødt på, hele rørledning skal skylles og pålæsning med nye instrukser .. En måde at overvinde denne faldgrube er ved hjælp af en flertrådede arkitektur

 
@ ubna
Kan du forklare lidt om flertrådede arkitektur, og hvordan det kan være nyttigt, når filialen er stødt på i pipeline?

 
Hi Bharat,

Multithreading:
En normal mikroprocessor kan udføre instuctions kun i rækkefølge.at det kan udføre instruktionerne i et program, ét ad gangen og kan skifte til et andet program, hvis alle instruktionerne i det aktuelle program er executed.A tråd er intet andet end en samling sprogprogram.I en flertrådede processor, kan mere end ét program placeres i hukommelsen, og processoren kan køre vejledningen af alle de programmer simultanoeusly ved at skifte mellem tråde for hver instruction.In denne måde, en proces, der ikke behøver at vente til den igangværende proces for at afslutte hvilket øger effektiviteten af processoren.En anden fordel er, at under normale processorer, har processoren ikke noget arbejde i den tid, det tager for den næste tråd får started.But i multithreading denne gang er betydeligt reduceret.

Multithreading med rørledning:
I en almindelig processor med rørledninger, hvis en gren er udført, og hvis filialer skal finde sted, instruktion med en adresse i filialen skal udføres næste.Så hele rørledningen flushed.After er skylle rørledningen no.af ur cykler brugt til den næste udførelse er lig med ingen.af rørledningen etaper før gennemførelsen stage.So processoren ikke giver noget output til, at mange clk cycles.The no.af clock cycles spildt stiger rørledningen's dybde.Men i flertrådede arkitektur, da den næste instruktion i støbeskeen, er en anden tråd, har kun meget få stadier af rørledningen skal skylles, hvilket øger omsætningen af processoren.
I en mutithreaded rørledning
Antal CLK.cycles affald = Nejaf rør stadier / no.af aktive tråde

En anden meget vigtig brug af multithreading er i interrupthåndteringen ..

 
Efter din forklaring, jeg udledes:
i en mulltithreaded app, skal hvert aktive tråde sin egen skorsten.Så processoren behov for at skifte kontekst (registre, status) på hver taktcyklus.
Hvordan filialen forudsigelse værker?

 
Hvis instruksen udfører i forskellige ur cyklusser, hvordan man skal håndtere det.

 
'Vejledning fuldbyrdende i forskellige clock cykler "er et helt andet problem at tackle med ..
En løsning (men ikke effektiv) jeg ved, er ved at spore disse instruktioner ..
dvs når en instruks med forskellige taktcyklus er stødt på i starten af rørledningen skal kontrollere omhyggeligt, at de efterfølgende instructionssuch at to instruktioner ikke clash.This fører til rørledningen etaper er inaktiv i mange ur cyklusser, som fører til en svag nedgang i udførelsen af processoren

 
Dette er en meget lang række spørgsmål, det er meget vanskeligt at give ud af et svar på bare nogle få ord.

I øjeblikket, rørledningen strukturer fra nogle klassiske gennemførelse er en hybrid af RISC / CISC / VLIW, supperscaler,

Jeg tror, du kan starte fra nogle papirer på disse rørledninger og instruktionssæt

 
Hennessy og Patterson's bog »Computer Architecture: en kvantitativ tilgang er nyttig for dig.
Der er download links til Serval udgaver i dette forum.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top