Please tlf. mig hvordan man debug følgende syntese fejl Verilog

[victoria_jitesh]

FEJL: Xst: 528 - Multi-kilde i Unit <defer_count> på signal <txc>
FEJL: Xst: 528 - Multi-kilde i Unit <defer_count> på signal <x_busy>

Fortæl mig, hvilke ændringer skal jeg gøre i min kode (RTL simulering logisk OK), således at koden bliver synthesizable.

 

[echo47]

Din kode har flere udgange sluttet sammen.Formentlig to forskellige udsagn samtidig køre det samme signal.

Hvis du har brug for hjælp til at finde problemet, viser HDL-kode.

 

[mmarco76]

Synes, at du flytter et signal fra 2 forskellige kilde.
For eksempel, du har 2 proces, der bevæger sig txc og x_busy.
Eksempel counter.

p1: proces (CLK)
begynd
hvis clk'event og clk = '1 'og derefter
. hvis en = '1 'så
.. cnt <= cnt 1;
. END IF;
end if;
end process;

p2: proces (cnt)
begynd
hvis cnt = 255 derefter
. cnt <= 0;
end if;

dette eksempel har 2 væsentlige fejl.første er det ine, du har i dit projekt, og den anden er, at RST på cnt er asynkront procedurekald.

Du har at rette det på denne måde.
proces (CLK)
hvis clk'event og clk = '1 'og derefter
. hvis cnt = 255 derefter
.. hvis a = '1 'så
... cnt <= x "01";
.. else
... cnt <= x "00";
.. end if;
. else
.. hvis a = '1 'så
... cnt <= cnt 1;
.. end if;
. END IF;
end if;
end process;

Håber, at det er klart.
cu

PS.fjerne "."Jeg har sat det kun at bevare en smule af formattation (her på nettet er det fjernet alle de rum, jeg ved ikke hvorfor)

 

[victoria_jitesh]

Tak til både (echo47 og mmarco76
)
Deres råd arbejdede.