PLL design

[urmiaboy]

Hej alle,

Jeg skal designe et lavt jitter monolitiske PLL i CMOS-teknologi, men jeg donot vide, hvordan man begynde?behage hjælp mig ..

 

[khouly]

foerste u må få specs af PLL u ønsker ot design
anden forsøge at få designet ligning af PLL på systemniveau og simulere det i tide og S domæner "system level"
Det Matlab simulink er meget god til denne opgave

forsøge at optimere loop parametre for at få den bedste ydelse i systemet.

tredje fortsætte til kredsløbet niveau, se hver blok af PLL hvordan u vil gennemføre den

derefter simulere PLL om kredsløb plan,
Det PLL compnent er
Pfd: fase frekvens detektor
CP: charge pumpe
lf: loop filter
VCO
og fraktioner

besøg www.circuitsage.com
og prøv national de har en god simulator
og der er et godt system niveau simulator CPPsim

 

[sugar_luo2003]

Som for lavt jitter, nogle forslag til dig
1) VCO selv har meget små fase støj på ud af PLL loop båndbredde
2) Produktionen af Oplad Pump har meget lille krusning, som kræver en god kamp om afgift nuværende og decharge nuværende.
3) Alle bias for kredsløbet skal have meget gode PSRR
4) Vær Power så rene som muligt, sættes afkoblingskondensator for Deres magt jernbane.
5) Undgå støj signal at påvirke bias signal såvel

 

[tucura]

Lavt jitter kan 'cyklus-til-cyklus' behov for ur generatorer og
»rms' for lokale oscillatorer i comm systemer.Til klokkepulser generator
en ring oscillator kan bruges som vco
ved hjælp af CML invertere til
reducere følsomheden til strømforsyning støj.Omhyggelig udformning af
Pfd at mindske døde-tid indflydelse er også anbefales.
Til brug som lokale oscillator en VCO bygge omkring en LC tanken er
bedste.Jo højere Q af tanken er,
desto lavere rms jitter.
Typiske Q for en integreret inductor er 4.

 

[purefen]

U kan analysere jitter af fase støj.Annoncerne og SpectrRF kan hlpe du fininshing disse ting.Det kan give dig den nedre grænse af jitter af ur kredsløb, fordi det olny beregne enheden støj ikke herunder andre støj som fra kraftværker, henvisning og substrat støj.
Som et resultat, u bør være opmærksomme på disse emner ved dig selv.
Hvis du vil nedsætte din jitter mere, rejse rækkefølgen af loop-filter er en anden løsning.
FYI.

 

[ptoo30]

PLL lavt jitter 1 til 3 GHz
Jeg donot kender frekvensen så min tænkning er korrekt eller ej for dig?
1 for
FMO'er ic, brug 2 invertere type osilator (i annoncer, du kan finde som saple)
Jeg oplevede at designe colpitts type desværre fase støj var enorm på grund af Vdd og massegodsskibe støj
2 fase noiseepends om Hz/1V:: overvejer svingninger K, L, MOSFETgm minimum Kv skal udformes
3 Vdd støjreduktion meste fællessignal støjreduktion::
Brug spænding regulator kun for VCO og sætte en inductor på Vdd linje
4 mindst 100um afstand fra enorme støj generere MOSFET at undgå bulk støj på CMOS Epi wafer sag

 

[RC13]

urmiaboy wrote:

Hej alle,Jeg skal designe et lavt jitter monolitiske PLL i CMOS-teknologi, men jeg donot vide, hvordan man begynde?
behage hjælp mig ..

 

[jxzhang]

hvis det er en avanceret arkitektur, den har brug for at køre Matlab?

 

[CDRCDR]

Prøv at bruge Matlab til at gøre systemet niveau simulation, LC tank VCO er god mulighed for dig