PLL frekvens bruger FPGA

[jadedfox]

I et design af digital-PLL bruger FPGA, er hvad frekvensen er opnået for drift?

 

[FVM]

Hvilken slags PLL er du ønsker?De fleste FPGA'er har dedikeret PLLs for ur syntese.Disse er analog PLLs genererer en ren, lavt jitter clock, op til 0,5 eller 1 GHz normalt.En ADPLL (alle digitale PLL) er en diskret ur udtage prøver af systemets ur, hovedsagelig begrænses af den logik og registrere hastighed og acceptabelt jitter for den genererede ur.Samplingfrekvenser op til flere 100 MHz er muligt med nutidens FPGA.

 

[jadedfox]

Jeg forsøger at gennemføre ADPLL i en FPGA ..
hvad lås række kan opnås ved at FPGA gennemførelsen