X
xihuwang
Guest
Hi:
Et på chip PLL design har store fase offset, som er ca 2ns mellem
CLK i og CLK feedback i pfd.
Parameteren er nedenfor:
fclkin = 4-20MHz ICP = 2.5uA - 20uA, Kvco = 100MHz - 300MHz, N = 16
Hvis følger nedenfor design discriptoin:
Funit = 1 / 20 Fclkin
C1 = 1 / 20 C2
ξ = 1
R og C vil for stort til on-chip ur sysnthesis.Så jeg vil
vide, hvad er din afgørelse om R og C 's værdi. (Jeg håber C mindre
end 100pF, R mindre end 15k, og spænding variation af LPF er under 1mV)
Et på chip PLL design har store fase offset, som er ca 2ns mellem
CLK i og CLK feedback i pfd.
Parameteren er nedenfor:
fclkin = 4-20MHz ICP = 2.5uA - 20uA, Kvco = 100MHz - 300MHz, N = 16
Hvis følger nedenfor design discriptoin:
Funit = 1 / 20 Fclkin
C1 = 1 / 20 C2
ξ = 1
R og C vil for stort til on-chip ur sysnthesis.Så jeg vil
vide, hvad er din afgørelse om R og C 's værdi. (Jeg håber C mindre
end 100pF, R mindre end 15k, og spænding variation af LPF er under 1mV)