PLL simulering problem

[wccheng]

Kære alle, jeg simulerer forbigående af PLL i skematisk visning. Men det er så underligt for mig. For det første har jeg designet QVCO. Det ville svinge 4GHz på 0.9V Vctrl spænding. Jeg har medtaget produktion læsning, når jeg designer QVCO. Bagefter vil jeg gøre det hele PLL simulering resultat. Den konstaterer, at Vctrl = 0.7V for at få stabil. Men min partner med samme kredsløb og køre simulering i en anden pc. Det giver Vctrl = 0.85V for at få stabil. Hvorfor sker det? Behøver jeg at sætte noget i simuleringen for at få en sammenhængende løsning? Tak wccheng

 

[tlihu]

Samme netlists? Samme model parameter? Nogen forskel? OS? Venligst giver flere detaljer.

 

[wccheng]

alle er samme [size = 2] [color = # 999999] Tilføjet efter 3 timer 6 minutter: [/color] [/size] Vil transisent tid skridt påvirke simulation resultat i hele PLL simulering?

 

[LvW]

[Quote = wccheng] Vil transisent tid skridt påvirke simulation resultat i hele PLL simulering [/quote] Selvfølgelig vil det -? I hvert fald hvis det tidspunkt trin er over en vis grænse. Et andet spørgsmål: Hvad mener du med "get stabil"?? Betyder dette, sløjfen er låst?