PLLs og passive filtre

[AdvaRes]

Hej alle,
Jeg har et spørgsmål om om Chip PLL.Er det bedre at gennemføre filteret på chippen med PLL eller fremstilles ved hjælp af off chip capaciatnces og modstand?

Faktisk forstod jeg, at det på chip filtre capacitances har et stort område.

 

[saro_k_82]

Det afhænger af, hvor stor loop filter komponenter er .., Det er bedst at holde det på-chip til at reducere den snyltende induktionsspoler af stien.Også at man undgår en knappenål på pakken, men det er bedst at have adgang til VCTRL knude under testen.

 

[ravirajdv]

Hej,
Hvis kondensator er i størrelsesordenen uF daværende naturligvis have den off-chip giver mening, men som har samme komponenter på chippen er gode, som vi kan undgå en masse snyltende stier, ekstra pin for den chip, ESD's og støj (på grund af pin), kan have programmering tilføjet til løkken komponenter ved at kontrollere nogle bits.
off-chip fordele, hvis nogen??
Hilsen,
RDV

 

[saro_k_82]

Komponenten parametre er små nok til at blive lagt on-chip.Du kan prøve moscaps at reducere det areal betydeligt, hvis lækage er ubetydelig.
Hvad er det setup for fase støj sim?, Er det for hele løkke?er dette efter ekstraktion?Hvad er luftfartsselskabets amplitude?

 

[ravirajdv]

Hi AdvaRes,
Jeg gætte sig en poly modstand og en npoly-nwell hætte, der bliver brugt.Jeg tror, det ville være bedre at bruge en nwell modstand, fordel at være en mindre nej.af modstand hoveder (bidrager til støj) og også mindre modstand område.
Jeg føler, at der er 2 ulemper ved en moscap
1> lave loft tæthed i forhold til poly-nwell hætte.
2> Den MOS enheden skal være i mætning ellers kan vi se en masse effekt på hætten (hvis MOS ser en overgang mellem de forskellige regioner af ukendte årsager).

Tak,
RDV

 

[sandeep_torgal]

ravirajdv skrev:Jeg føler, at der er 2 ulemper ved en moscap

1> lave loft tæthed i forhold til poly-nwell hætte.

2> Den MOS enheden skal være i mætning ellers kan vi se en masse effekt på hætten (hvis MOS ser en overgang mellem de forskellige regioner af ukendte årsager).

 

[saro_k_82]

1.Så vidt jeg ved, MOS hætter er de bedste, når det kommer til loft tæthed., De ikke har andet til deres fordel (høj serie modstand, bundplade cap, lækstrøm, til ikke-linearitet wrt spænding osv.)
2.hvad ravirajdv sandsynligvis betød, at MOSFETs skal være partisk i stærk inversion.Det plejer at være et problem i PLLs fordi CP ikke kan arbejde hele vejen til levering og denne 200mV eller så normalt er god nok til at bias i moscaps til den region, hvor de er forholdsvis lineær.

 

[ravirajdv]

Hi Saro_K_82,
Hvis vi tager en MOS enhed sige NMOS vi har gate som den ene terminal, mens den anden terminal, er en kilde og dræn n-diff i en p-substrat.Kanalen har at invertere (vende stærkt) og form en anden plade sammen med source og drain diffs.
Derimod, hvis vi har en kasket mellem poly og en nwell, jeg tror hætten tæthed bør stige.Vi også bør være i stand til at karakterisere ESR af enheden præcist.Dette bør også forbedre den linearitet af enheden.
Virkelig den mos vil have mindre utætheder, da der ikke er nogen stor luns af nwell nedenunder.

Tak,
RDV

 

[saro_k_82]

Den tyndeste dimension i chippen er oxid tykkelse .., kombineret med høj EOX, er der intet at slå hætten den moscap bestemmer, når det kommer til tæthed.

Taler om ESR, det opstår kun på grund af blandingsmisbrug, som er fælles for begge typer, med højere massefylde for MOS-caps kombineret med lav kanal modstand (i forhold til godt resistens), vil de udviser højere Q end poly-nwell typer.

Det thinnox er den mest stramt kontrollerede parameter i CMOS-proces og så variationen i MOS-cap værdi viser sig at være det mindste.

CP output kommer fra et dræn af en MOS transistor i mætning og LPF produktion går til en port i en MOS-transistor i mætning (eller en Varactor som igen er en MOS).Så der er ingen tilfælde, hvor MOS-cap er behov for partiskhed.Variationen i hætten værdi for MOS hætter fra 200mV til 1.2V er meget mindre i 90nm og under processen.

Endelig poly-nwell caps også spænding afhængighed.

 

[ravirajdv]

Hi AdvaRes,
Du bliver nødt til at sætte substrat ringe eller vagt ringe omkring hætten og modstand.Normalt er den proces, hedder det, at vi skal have substrater kontakter sige for hver 30um.En hurtig kørsel af Design-reglen check skal give dig disse fejl.
Normalt når du kører LVS værktøjet forsøger at finde det substrat kontakt inden for nogle områder, så det kan vedrøre / identificere substrat til en bestemt enhed.I det nuværende scenario, jeg tror, du måske ikke har lagt underlag kontakter i nærheden af disse enheder.
Kontrollere disse.

Hilsen,
RDV