pls afklare min tvivl om transmissionsforsinkelse

[m_ratheesh_k]

hej, kan nogen pls calrify min tvivl Lad A og B være to indgange på NAND gate. Sig signal En ankommer til NAND gaten senere end signal B. For at optimere forsinkelse af de to serier NMOS indgange A & B, hvilket ville du placere i nærheden af output? hvorfor? Thanks mrk

 

[tdminion]

'A' behov for at være tættere på udgangen. Hvis B bliver aktiv først, derefter noden mellem A og B kan udledes til '0 ', så når "A" bliver aktiv, stien fra' output 'til reference (gnd) er kun gennem de 1 NMOS transistor. Det lyder som en hjemmearbejde spørgsmål?