plz hjælp .... mit projekt indsendelsesdatoen er meget tæt på ..

[john6794]

Kære under udarbejdelsen af "gennemførelse af asynkrone FIFO gennemførelse i vhdl" program følgende komponenter mangler ..

BUFGP
MUXCY_L
RAMB4_S8_S8

Plz sende mig vhdl program af disse komponenter.Og plz også fortælle, hvordan man kan indarbejde disse programmer, så jeg er i stand til at køre mit program.plz

Programmet er også knyttet
Beklager, men du skal login for at se denne tilslutningskrav

 

[rberek]

Disse er Xilinx primitiver, og du kan finde dem i din Xilinx installere abonnentfortegnelser

(dvs. xilinx/v8.2/vhdl/src/unisims/unisim_VCOMP.vhd)

Din placering og Xilinx version vil variere.

Når du spørger, hvordan man kan indarbejde dem i dit "program", som du virkelig bør nævnes, hvilket program, du taler om.

 

[echo47]

I'm guessing fejlene forekommer under ModelSim simulering.Det
er et fælles problem, hvis du endnu ikke har udarbejdet den Xilinx simulation biblioteker (henvise til ISE "sammenfattende og Simulation Design Guide").Vanskeligt at sige med sikkerhed, uden at vide, hvilke software-værktøjer er involveret.

 

[john6794]

Kære thanks.yes dem alle er primitive.and nu har jeg overholdt det og fik bare en warning.its ok.
nu Problemet er, hvordan jeg kan generere sin prøvebænken i xilinx.hvis nogen har forberedt prøvebænk for async FIFO.plz sende
eller
fortælle mig, hvordan jeg kan genrate det i vhdl
TKS