portoverførsel og signaler i en løkke

[tj.diego]

Hej alle! Jeg er her igen, fordi jeg er meget doven, og jeg ønsker at forenkle mit liv Jeg skriver HDL kode en Kogge sten radix2 (tæt) på 8 bit, og jeg tænkte på om muligt at definere signaler og port kort i en løkke, for at undgå at skrive en masse kode, og også at gøre gennemførelsen indipendet form af antallet af bits! Tak en masse i forvejen ps jeg lægger koden og det tal jeg bruger! View attachment 55550

 

[permute]

kigge ind i for-generere blokke i VHDL, eller generere blokke med genvar's i Verilog. Bemærk, at VHDL gør tingene på en logisk måde, samtidig med Verilog hacket genererer i sproget. både kan have indlejret generere blokke på nogle måde, men Verilog definerer alle de genvar's ydersiden af en enkelt blok. VHDL bare giver generere blokke for at være indeholdt i andre genererer blokke. i VHDL, kan du definere signaler en konstanter til internt brug som godt. processer kan også være inde i en genererer. Husk på, at for FPGA's, fancy addere næsten aldrig tjene som en fordel over den standard, som du får fra bare at bruge A + B. Dette skyldes, at FPGA stoffet har meget hurtigt routing på plads for dem, mens de fancy addere skal bruge det meste generelle formål routing.