Power Optimering af Digital CMOS VLSI Circuits

[vijai]

hej

Jeg gør dette projekt i mit curriculum ... ja, bedes ethvert organ, forsøger at give løsninger på dette emne

 

[Arik]

Hi vijai

Faktisk magt optimering af CMOS VLSI kredsløb omfatter en lang række teknikker, der kan anvendes på forskellige niveauer af abstraktion hele design flow.Jeg synes du skal begynde at studere de forskellige typer af magt nedbrydelighed i CMOS VLSI kredsløb.Og så kan du gå videre med de teknikker til magten optimeringsforslag for hver type.Jeg
vil give dig en kort beskrivelse af magt typer og nogle af optimeringsteknikker.Generelt magt nedbrydelighed i CMOS kredsløb er inddelt til dynamisk effekt, der spredes, når kredsløbet er i en arbejdsgruppe mode og statisk, som svarer til sovende tilstand af et kredsløb.Til optimering af en dynamisk effekt kan anvendes følgende metoder: clock gating, operand isolation, magt gating, hyppighed / spænding skalering mv.For optimering af statiske magt de teknikker, der normalt anvendes, er: multi femte celler,
body påvirke mv.
Så du er nødt til at gøre nogle forskning om magt typer og optimeringsteknikker nævnt ovenfor.Hver af de optimeringsteknikker nævnt ovenfor kræver carefull overvejelse, inden ansøgning om et bestemt design.

Hilsen,
Arik

 

[trungnl]

Hi Arik,

Tak for din udstationering,
er det meget nyttigt for mig.Jeg studerer de optimeringsteknikker også.Kan du skrive en mere detaljeret artikel om ASIC design optimeringsforslag?

Hilsen,
NLTrung

 

[Arik]

Hi trungnl,

Den effekt optimeringsforslag emne er ganske store, og det er svært at diskutere det indeni en post.Bedre du
gerne gøre nogle forskning på internettet og finde dokumenter / artikler / bøger om emnet.

Hilsen,
Arik

 

[kgeorge123]

Power optimeringsteknikker om en ASIC ville blive i de højere design niveauer.

For eksempel Gating af ur i toppen af hierarkiet.Eller delvis gating af uret lokalt i Ur træ syntese.Bortset fra dette kan du gå til delvis enablling af de indvendige dele chippen for eksempel gøre det muligt for hukommelse kun når de anvendes osv. Men det har sin egen forsinkelse spørgsmål.Bortset fra, at de fleste af chips i disse dage også har et ur der skifter net, som vil grundlæggende skifte ur til en lav frekvens ur for at spare strøm.En anden advarsel er at sikre, at der ikke er nogen høj impedans busser eller output, der er flydende.Dette vil dramatisk reducere magt.