Problem af syntese

[alpacinoliu]

RTL kode er syntetiseres at bruge DC (version: 2003,12-SP1 til Linux). Som et resultat, er syntetiseret netlist ikke, hvad jeg havde forventet (som figur 1), da dens funktion er rigtigt. Jeg ønsker at få skematiske som figue 2. Sådan får du skematiske som figur 2? Nogle gode råd og diskussion forventes og værdsat. Thand du på forhånd RTL kode som følger: |; (! Lbswaprstz)

 tildele lbswaprstz = hwresetz & (scan_testmode ~ vpixvalidrp) altid @ (posedge hpixvalidclk_mux eller negedge lbswaprstz) begynder, hvis begynder lb2wsel

 

[ami]

prøv dette i din DC script 1. først, create_clock for hpixvalidclk_mux 2. Derefter set_dont_touch_network for uret og reset-signaler (lbswaprstz, lbswaprst1z, lbswaprst2z) Håber det hjælper! Ami

 

[alpacinoliu]

[Quote = ami] Prøv dette i din DC script 1. først, 2. Derefter set_dont_touch_network for uret og reset-signaler (lbswaprstz, lbswaprst1z, lbswaprst2z) Håber det hjælper! AMI [/quote] Jeg har allerede gjort, hvad du henviser, men problemet ovenfor eksisterer stadig. Tak for dit svar

 

[anjali]

Hvad er drivkraften i N17 & N18?

 

[ami]

1. brug scan_mux for scan_test signal og set_dont_touch_attribute for dem scan_mux 2. set_dont_touch netværk for alle ur & reset-signal

 

[ami]

Multiplexer Inferens for en konkret sag Statement modul mux8to1 (DIN, SEL, DOUT); input [07:00] DIN; input [02:00] SEL; output DOUT, reg DOUT, altid @ (SEL eller DIN) begynder: blk1 tilfælde (SEL) / / Synopsys infer_mux 3'b000: DOUT

 

[seanwu]

Du kan set_dont_use på negedge FF celler til at løse problemet. Du havde bedre at create_clock på hpixvalidclk_mux før kompilere.

 

[alpacinoliu]

DIN; input [2] SEL, output DOUT, reg DOUT, altid @ (SEL eller DIN) begynder: blk1 sag (SEL) / / Synopsys infer_mux 3'b000: DOUT