problem i Verilog med InOut

[dexter_ex_2ks]

Hej, en har et problem i Verilog.
.

Jeg må gøre en testbench af en Asynchronous læse skrive RAM.Filen er placeret på http://www.asic-world.com/examples/verilog/ram_sp_ar_aw.html # Single_Port_RAM_Asynchronous_Read / Skriv, det er en tutorial.
is inout
,and my question is in the testbench how do I declare data (if i declare reg [DATA_WIDTH-1:0] data
,I can't read/write data in the simulation,I know it is bi-directional,but I don't know how to declare it the testbench).I set we = 1, cs = 1 for writing ,and we = 0, oe = 1, cs = 1 , and I had changed the address and data (and the clock is ticking) but the data will not change.

Nå mit problem er: bit_vector data
er InOut,
og mit spørgsmål er i testbench hvordan kan jeg erklære data (hvis jeg erklære reg [DATA_WIDTH-1: 0] data,
kan jeg ikke læse / skrive data i simuleringen, jeg kender det er bi-directional, men jeg ved ikke, hvordan man erklærer det testbench). jeg vi = 1, cs = 1 til skrivning, og vi = 0, oe = 1, cs = 1, og jeg havde ændret adresse og data (og uret tikker), men data vil ikke ændre sig.

Så hvis jeg ikke gider dig, kan du hjælpe mig med testbench, (jeg har ingen ideea hvordan man arbejder med bi-direktionel havne).
Mange tak, og har en god dag.<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Meget glad" border="0" />

 

[rberek]

Hvis du ønsker en tristate bus i en testbench, erklærer det signal, at du opretter forbindelse til den RAM's InOut havn som en tristate, drevet af et andet register.Antag DATA_WIDTH er 16.

Derfor:

Kode:reg [15:0] data_drvr;

tri [15:0] data = data_drvr;