[Problem] Invalid Ur garn i SCAN Indsættelse, please help!

[wjccentury]

Når jeg indsætter scanne kæde i et modul (ikke stor, kun 8 kæder). Jeg fandt mange scanne flip-flops mangler i kæden. Scanningen kontrollere rapporten siger: Skift ur pin CK af celle × × _reg er ulovligt gatede (TEST-186) Min test ur er TCLK, kun én.. De manglende scan flip-flops er alle clocket ved Porten ur fra clock_gating_cell. TCLK ------> kombinatoriske clock_gating_cell ------> scan flip-flip sælges Synopsys siger "DFT compilier understøtter kombinatoriske clock gating i løbet af parallel capture cyklus" Min scanningskonfigurationen er: full_scan, multiplexed_flip_flop, mix_clocks-internal_clocks (falsk),-erstatte (struktur),-disable (sand),-add_lockup (falsk) Hvem kan fortælle mig hvorfor? Mange tak!

 

[sameer_dlh25]

Hej wjccentury, jeg er ikke sikker, men det ser i dig ur fanin kegle nogle signal er fordrevet fra sekventiel element. Hvilken indvirkning kontrollerbarhed af dit ur netværk. Du skal køre kommandoen check_test og se omhyggeligt advarsels-og fejlmeddelelser. Manuel siger i sådanne tilfælde vil du få en test-281-meddelelse. Således med check_tets finde alle disse meddelelser, og forsøge at fjerne disse advarsler. Jeg håber dette vil hjælpe: D

 

[dft_guy]

De fleste clock gating celler har en scan-mode input, der vil omgå den sekventielle elementer i cellen, hvilket gør uret fuldstændig kontrolleret fra den primære I / O i enheden. Er du koble det op? John [url = www.dftdigest.com] DFT Digest [/url]