Problem med port defineret som InOut i et modul (Verilog)

[lokeyh]

Hej alle, jeg er ny til Verilog. Jeg har et problem. Jeg har en port på et modul, der er defineret som InOut. Nogle gange, jeg har brug for at køre det med et signal og nogle gange, havnen har brug for at køre et signal. VCS giver fejl, når jeg kører porten med register. Hvad skal jeg skrive i testbench at undgå denne fejl. Thanks.

 

[vikasjn]

tildele ur register til en ledning og forbinde denne port til en wire ... men sørg ur kørsel Z når u ikke ønsker at køre nogen værdi!!

 

[zhangpengyu]

et modul output skal være tilsluttet en ledning, Iout også.

 

[pradeep_dft]

For InOut signal både inden for det modul, såvel som under instantiering af modulet skal tilsluttes / drevet af en wire.

 

[AlexWan]

modul XXX (... s_inout, ...) ... InOut s_inout; ... wire s_inout; tildele s_inout = s_out_oe r_inout:? z; ... Good Luck

 

[tom123]

du skal skrive din kode som følger: ////////////////////////////////////////// ////// InOut bir_signal, wire oe; / / tilføje dette styresignal wire signal_input, reg reg_out; tildele bir_signal = oe? reg_out: 1'b1; tildele signal_input = bir_signal; /////////////////////////////////////// ////////// man skal tænke på hardware, implementering, når han (eller hun) er at skrive kode; [quote = lokeyh] Hej alle, jeg er ny til Verilog. Jeg har et problem. Jeg har en port på et modul, der er defineret som InOut. Nogle gange, jeg har brug for at køre det med et signal og nogle gange, havnen har brug for at køre et signal. VCS giver fejl, når jeg kører porten med register. Hvad skal jeg skrive i testbench at undgå denne fejl. Thanks. [/Quote]