A
aaronhor
Guest
Hej, jeg er stødt på problemet til at udarbejde mit projekt.
Til at begynde med, jeg har 3 VHDL blokke i mit projekt, nemlig DPWM, PID_compensator, og ADC.Jeg har tilsluttet DPWM og PID_compensator sammen og kompilere, udarbejde dem uden nogen fejl.Så jeg går ud fra begge de blokke er ok og klar til at simulere.Problemet opstår i ADC blok.Jeg tror, problemet opstår, fordi jeg bruger VHDL i beskriver det snarere end verilog-AMS eller vhdl-AMS.Vises følgende fejlmeddelelse:
ncelab: * E, CFMPTC (.. / hc / zzz_adc / skematisk / verilog.vams, 17 | 51): VHDL havn ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd: linje 10, position 16) type er ikke foreneligt med Verilog.
Det correspong VHDL havn er:
Port (vdd: i faste interval 0,0 til 5,0;
input: i STD_LOGIC;
reset: i STD_LOGIC;
output: out STD_LOGIC);
fejlmeddelelsen påpege, at output port er uforenelig med verilog.Men jeg spekulerer på, er det på grund af input port vdd?Er type reelt støttes i dette tilfælde?
den forbinde modul jeg bruger er kopieret fra den ene anvendes i lynstart tutorial.Jeg bare kopiere hele tilslutte lib modul over og bruge det.den forbinde regel jeg bruger er ConnRule_25V_mid.
Thanks a lot
Til at begynde med, jeg har 3 VHDL blokke i mit projekt, nemlig DPWM, PID_compensator, og ADC.Jeg har tilsluttet DPWM og PID_compensator sammen og kompilere, udarbejde dem uden nogen fejl.Så jeg går ud fra begge de blokke er ok og klar til at simulere.Problemet opstår i ADC blok.Jeg tror, problemet opstår, fordi jeg bruger VHDL i beskriver det snarere end verilog-AMS eller vhdl-AMS.Vises følgende fejlmeddelelse:
ncelab: * E, CFMPTC (.. / hc / zzz_adc / skematisk / verilog.vams, 17 | 51): VHDL havn ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd: linje 10, position 16) type er ikke foreneligt med Verilog.
Det correspong VHDL havn er:
Port (vdd: i faste interval 0,0 til 5,0;
input: i STD_LOGIC;
reset: i STD_LOGIC;
output: out STD_LOGIC);
fejlmeddelelsen påpege, at output port er uforenelig med verilog.Men jeg spekulerer på, er det på grund af input port vdd?Er type reelt støttes i dette tilfælde?
den forbinde modul jeg bruger er kopieret fra den ene anvendes i lynstart tutorial.Jeg bare kopiere hele tilslutte lib modul over og bruge det.den forbinde regel jeg bruger er ConnRule_25V_mid.
Thanks a lot