S
skycanny
Guest
Hej, alle fyrene Brug af udviklingsværktøj fra Altera, jeg skabt en LPM DCFIFO som VHDL, hvis dybde er 128, og hvis bredde er 16 bit. Så jeg instantieres denne DCFIFO i en top-niveau VHDL-fil, og der er kun denne ene DCFIFO komponent i denne top-niveau VHDL fil. Jeg præ-simulering af ModelSim, resultatet er OK. Efter implementering af design på Cyclone II familiens enhed, skriver jeg simulaiton af ModelSim så godt. Men efter simuleringen resultat har nogle problemer. Først det første ord efter "rdreq" aktive varer 2 "rdclk" ur. For det andet, efter "rdreq" inaktive og aktive igen, en data taber. Jeg gør det samme. undtagen Cyclone, Stratix familie-enhed, er stillingen simulering gode. Så, jeg ikke kender vaegtige grunde til disse problemer. Hvis jeg ignorere disse problemer, dosis LPM DCFIFO fungerer godt på det faktiske Cyclone II enhed familie. Enhver hjælp vil blive værdsat!