Problemer med at udarbejde tegninger ved hjælp af FPGA Advantage af stel.

[gezzas525]

Har du problemer med at udarbejde en lille RAM til mit master projekt, IAM bruge Ved ramme til at skabe en 8x8 RAM celle.

Heres problemet design samler på UNI bruger FPGA Advantage 5.3, dog derhjemme ved hjælp af version 6.2 af genererede output er lidt anderledes, og de fejl er anført nedenfor.
** Fejl: F: / VHDL/MVSD3_ILP/crane/hdl1/ram_struct.vhd (112): nær "begynder": venter: END

** Fejl: F: / VHDL/MVSD3_ILP/crane/hdl1/ram_struct.vhd (116): nær "alle": forventer: IDENTIFIERher er den genererede out put, jeg kan ikke se noget galt med det.- VHDL Entity crane.Ram.interface
--
- Oprettet:
- Ved - kleo.UNKNOWN (ZEUS)
- Ved - 01:18:04 18/01/2004
--
- Generated by Mentor Graphics 'HDL Designer (TM) 2003,2 (Build 2

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Kølig" border="0" />--
LIBRARY IEEE;
BRUG ieee.std_logic_1164.all;
BRUG ieee.std_logic_arith.all;

ENTITY RAM
PORT (
Address_H: IN std_logic_vector (7 downto 0);
MemIn_H: IN std_logic_vector (5 downto 0);
wr_H: IN std_logic;
MemOut_H: OUT std_logic_vector (5 downto 0)
);

- Erklæringer

SLUT Ram;

--
- VHDL Arkitektur crane.Ram.struct
--
- Oprettet:
- Ved - kleo.UNKNOWN (ZEUS)
- Ved - 01:18:04 18/01/2004
--
- Generated by Mentor Graphics 'HDL Designer (TM) 2003,2 (Build 2

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Kølig" border="0" />--
LIBRARY IEEE;
BRUG ieee.std_logic_1164.all;
BRUG ieee.numeric_std.all;

BIBLIOTEK kran;

ARKITEKTUR struct RAM

- Arkitektur erklæringer
type mem_array er array (0 til 7) std_logic_vector (5 downto 0);

- Intern signal erklæringer
SIGNAL ColDec: mem_array;
SIGNAL ColDec_L: std_logic_vector (7 downto 0);
SIGNAL RowDec_L: std_logic_vector (7 downto 0);- Component Erklæringer
KOMPONENT Col_Decoder
PORT (
Wr_H: IN std_logic;
sel_H: IN std_logic_vector (2 downto 0);
ColDec_L: OUT std_logic_vector (7 downto 0)
);
END COMPONENT;
KOMPONENT Memory_Cell
PORT (
Csel_L: IN std_logic;
Rsel_L: IN std_logic;
D: IN std_logic_vector (5 downto 0);
Q: OUT std_logic_vector (5 downto 0)
);
END COMPONENT;
KOMPONENT Row_Decorder
PORT (
sel_H: IN std_logic_vector (2 downto 0);
RowDec_L: OUT std_logic_vector (7 downto 0)
);
END COMPONENT;

- Valgfri indlejret konfigurationer
- Pragma synthesis_off
FOR ALLE: Col_Decoder BRUG ENTITY crane.Col_Decoder;
FOR ALLE: Row_Decorder BRUG ENTITY crane.Row_Decorder;
- Pragma synthesis_onBEGIN
- Arkitektur samstemmende erklæringer
- HDL Embedded tekst Blok 1 MUX_8TO1
- MUX_8TO1

med Address_H (2 downto 0) vælge
MemOut_H (5 downto 0) <= ColDec (0), når "000",
ColDec (1), når "001",
ColDec (2), når "010",
ColDec (3), når "011",
ColDec (4), når "100",
ColDec (5), når "101",
ColDec (6), når "110",
ColDec (7), når "111",
(Andre => 'X'), når andre;- Instans port mappings.
I1: Col_Decoder
PORT MAP (
Wr_H => wr_H,
sel_H => Address_H (2 downto 0),
ColDec_L => ColDec_L
);
I2: Row_Decorder
PORT MAP (
sel_H => Address_H (5 downto 3),
RowDec_L => RowDec_L
);

G1: for j I 0 til 7 GENERERING
BEGIN # # # 1. Fejl
g0: for i in 0 til 7 GENERERING
- Valgfri indlejret konfigurationer
- Pragma synthesis_off
FOR ALLE: Memory_Cell BRUG ENTITY crane.Memory_Cell; # # # 2. Fejl
- Pragma synthesis_on

BEGIN
I0: Memory_Cell
PORT MAP (
D => MemIn_H,
Csel_L => ColDec_L (j),
Q => ColDec (j),
Rsel_L => RowDec_L (i)
);
SLUT GENERERING g0;

SLUT GENERERING g1;

SLUT struct;

 

[elektrom]

1) Sørg for, at "Col_Decoder", "Memory_Cell" og "Row_Decorder" er allerede udarbejdet og vises i "kran" bibliotek.

2) Check VHDL efterleves, mulighed for at bruge 1993 syntaks

 

[gezzas525]

Alt var synet genereret og kompileret, den VHDL 93 syntaks mulighed ARBEJDET design kompilerer nu korrekt.Men i FPGA 5,3, at indstillingen er deaktiveret.

1) Hvad betyder VHDL 93 syntaks betyder / gør til designet.
2) hvorfor design udarbejder i FPGA 5,3 med mulighed slukket, og udarbejder ikke i 6.2.Har Mentor ændre noget væsentlig i softwaren.hjælpe meget værdsat jeg kan nu fortsætte med mit design efter sortering af denne anstødssten.

elektrom du kender dine ting

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Kleo