Problemer med konvertering af FPGA til ASIC

[mhytr]

Jeg er at lære at bruge design Compiler, så jeg prøver at syntetisere en af mine design, som er gennemført ved hjælp af Xilinx FPGA.Because Jeg har ikke et langsigtet projekt støtte, kan jeg ikke få nogen hjælp fra sælgers side, og jeg støder på nogle problemer, der er anført nedenfor, Kan nogen give nogle råd til at hjælpe mig? For at jeg selv kan fremstille mit design ved hjælp af design Compiler succes

1.A multiplikator anvendes i datapath af mit design, og det er gennemført ved hjælp af en Xilinx IP-Core, kan jeg bruge "*" direkte i min RTL koden for design Compiler syntese?Vil det være synthsized ligesom det centrale gengerated by Design Ware??

2.En adder / substracter er også implementeres ved hjælp af Xilinx IP kernen i mit design, hvordan kan jeg skrive mit RTL kode til at gennemføre det for design Compiler Synthesis?

3.ROM, enkelt havn RAM, dual-port RAM er alle brugt i mit design, hvordan kan jeg gennemføre disse uden sælgerens hjælpe? Mit mål er ikke optimering, funktionelle gennemførelsen acceptable.I betyder, at i det mindste, jeg kan gøre, hvornår simulering ved hjælp af sdf fil genereret af Design Compiler.

Tusind tak for din hjælp!

 

[Aravind]

u kan gøre alle vores spørgsmål
u kan angive adder i DC netop tping hvilken type adder u ønsker at medtage i ur-design (CSA, RC ...)
u kan ændre adder udlede adder.
Jeg har glemt kommandoer.
ked af

 

[spauls]

Jeg vil give dig et script, der udjævner alle DW komponenter, skal du køre scriptet efter kompilere og gøre en compile-incremental_mapping efter scriptet, vil det løse alle dine tvivl.
Af sikkerhedsmæssige årsager, jeg kan ikke sætte script i foroum.

 

[dddain_bramage]

> 1....kan jeg bruge "*" direkte i min RTL kode for design Compiler syntese?

Ja, vil den grundlæggende version af Design_Compiler automatisk tænde "*" operatør i en DesignWare komponent.Hvis du har mere avancerede DC licens (som DC-Ultra, eller Designware-Instituttet), så den hastighed / område, som multiplikator kan forbedres yderligere.

> 2.En adder / substracter ...

Design Compiler har Designware komponenter til alle grundlæggende aritmetiske operationer ( , -, *, /,%.)

tildele as_out = addsub?(A b): (a - b);

^ ^ ^ Nuværende versioner af Design Compiler er kloge nok til automatisk at konvertere dette RTL til en addsub Designware enhed.

> 3.ROM, enkelt havn RAM, dual-port RAM er alle brugt i mit design, hvordan kan jeg gennemføre disse uden sælgerens hjælpe?

Du kan ikke ... hvis RAM / ROM er "små" (under 1000 i alt bits ...), så skal du bare skrive RAM / ROM ved hjælp af normale RTL-kode.Syntese-værktøjet vil bruge flipflops at gennemføre din RAM / ROM - dette er ikke effektiv, men brugbart.

Jo større hukommelse-struktur bliver, jo længere / hårdere Design Compiler vil kæmpe for at kompilere din hukommelse.For eksempel, hvis du bruger hele området af en BlockRAM (18Kbit), du vil * BEHOV * RAM-compiler værktøjssæt fra din støbning leverandør.

 

[funzero]

når du bruger rom RAM eller eeprom flash, skal du kontakte dit bibliotek leverandør.

 

[mhytr]

Den adder / substractor er med at udføre og gennemføre in.If jeg skriver RTL-kode ligesom den måde, jeg gennemføre i C. Vil det tage for mange porte?Antag at a og b er 32 bits,
hvornår får subtraktion, jeg er nødt til at skrive en linje comparsion:
if (a> b)
..................

 

[dddain_bramage]

Citat:

Hvis jeg skriver RTL-kode ligesom den måde, jeg gennemføre i C. Vil det tage alt for mange porte?
Antag at a og b er 32 bits, når do subtraktion, jeg har til at skrive en linje comparsion:

if (a> b)