A
aaronhor
Guest
Hej, jeg har stødt på problemer med at udarbejde mit projekt. Til at begynde med, jeg har 3 VHDL blokke i mit projekt, nemlig DPWM, PID_compensator, og ADC. Jeg har med succes forbundet DPWM og PID_compensator sammen og indsamle, uddybe dem uden nogen fejl. Så jeg antager begge blokke er ok og klar til at simulere. Problemet opstår i ADC blok. Jeg tror, problemet opstår, fordi jeg bruger VHDL at beskrive det i stedet Verilog-AMS eller VHDL-AMS. Følgende fejlmeddelelse vises: ncelab: * E, CFMPTC (.. / hc / zzz_adc / skematisk / verilog.vams, 17 | 51): VHDL port ADC_DELAY_CELL_3.OUTPUT (../hc/adc_delay_cell_3/entity/vhdl.vhd: linje 10, position 16) type er ikke kompatibel med Verilog. den correspong VHDL porten: Port (VDD: i det virkelige rækkevidde fra 0,0 til 5,0; input: i STD_LOGIC; reset: I STD_LOGIC; output: ud STD_LOGIC); den fejlmeddelelse påpege, at udgang er uforenelig med Verilog. Men jeg spekulerer på, er det på grund af inputport VDD? Er typen virkelige støttes i dette tilfælde? Connect modul jeg bruger er kopieret fra den, der bruges i quickstart tutorial. Jeg bare kopiere hele tilslutte lib modul over og bruge det. Forbind regel jeg bruger er ConnRule_25V_mid. Takket være en masse