Problemet ved at anvende BuildGates Synthesis værktøj.

[univer_solar]

Hej alle,
Jeg havde et problem, når jeg brugte BuildGates Synthesis værktøj.Jeg importere verilog fil, timing bibliotek (. Tlf) og gøre syntetisere og optimere mit design.Men når jeg skriver til Netlist det kan ikke opløse mit design i std celler.I min Netlist fil, også det kalder mange instans, og kort benet, når jeg kalder på min top-modul.
Ex:
kenh8 A8 (. th_clock (CLK),. th_reset (th_reset),. ur (kenh8),. base (base)
,. Data_adc (ADC),. Rptc_cntr (rptc_cntr),. Pwm_pad_o (pwm_pad_o8),
. selsource (selsource8));
kenh7 A7 (. th_clock (CLK),. th_reset (th_reset),. ur (kenh7),. base (base)
,. Data_adc (ADC),. Rptc_cntr (rptc_cntr),. Pwm_pad_o mainclk U1 (. Ur (CLK),. Reset (th_reset),. Kenh1 (kenh1),. Kenh2 (kenh2),
. kenh3 (kenh3),. kenh4 (kenh4),. kenh5 (kenh5),. kenh6 (kenh6),. kenh7 (kenh7),. kenh8 (kenh8),. base (base),. rptc_cntr (rptc_cntr));
Jeg får også schamtic fra dette værktøj, og forbindelsen er korrekt.
Pls hjælp mig med at løse dette problem.
Tak.