V
vinodkumar
Guest
Hej, IAM i stand til at få produktionen signls i de genstande, bølgeform for verilog i qsim, har den simple skriftlige kode vist nedenfor:
modul ffpos (CLK, d, q);
input CLK;
input d;
output q;
reg q;
altid @ (posedge clk)
begynd
q <= d;
ende
endmodule
Er der nogen fejl i den skriftlige kode, men IAM få evrything godt for VHDL.wht kunne være årsagen.
modul ffpos (CLK, d, q);
input CLK;
input d;
output q;
reg q;
altid @ (posedge clk)
begynd
q <= d;
ende
endmodule
Er der nogen fejl i den skriftlige kode, men IAM få evrything godt for VHDL.wht kunne være årsagen.