S
sixdegrees
Guest
Hej,
Jeg bruger en Spartan 3 FPGA bord og jeg har problemer i Post Sted n Rute simulation bruger Xilinx ISE 7.1i og ModelSim XE 6.0aI har unødvendige fejl der forårsager affaldsjournal udgange før produktionen endeligt afregner.Ikke kun i store design (jeg designe IP centrale for en DSP proc.) Hvis jeg instantiate et enkelt register, stillingen PNR simulation resultater viser fejl.
Nedenfor er den kode og testbench en enkel 8bit register.
«tidshorisont 1ns / 1ps
modul toppen (i, CLK, nulstillet, enb, out);
input [7:0] i;
input CLK;
input nulstillet, enb;
output [7:0] ud;
reg [7:0] ud;
altid @ (posedge CLK)
begynd
if (nulstilling)
ud <= 8'b0;
ellers hvis (enb)
ud <= i;
anden
ud <= out;
endeendmodule
modul test_top_v;
/ / Indgange
reg [7:0] i;
reg CLK;
reg nulstillet, enb;
/ / Outputs
wire [7:0] ud;
/ / Instantiate enheden under Test (UUT)
top UUT (
. in (i),
. CLK (CLK),
. RESET (nulstilling)
. enb (enb),
. ud (out)
);
altid # 25 CLK = ~ CLK;
indledende begynde
/ / Initialiser Indgange
i = 0;
CLK = 0;
enb = 0;
reset = 1;
/ / Vent 100 ns for global reset til slut
# 100;
# 50 reset = 0;
/ / Tilføj stimulus her
# 50 enb = 1;
i = 8'b00000001;
# 50 enb = 0;
# 180 enb = 1;
i = 8'b11111111;
# 50 enb = 0;
# 100 $ stop;
endeendmodule
Jeg får output fejl når 'in' værdier skifter fra 8'h1 til 8'hFF.
Kan nogen plz give mig nogle råd om hvordan man kommer omkring alle disse problemer og eventuelle links / henvisninger for at få et solidt og perfekte design.Jeg synes at få den tanke, at FPGA kodende for gennemførelsen er en ganske anden Boldspil med hensyn til funktionel simulation
Kool
Jeg bruger en Spartan 3 FPGA bord og jeg har problemer i Post Sted n Rute simulation bruger Xilinx ISE 7.1i og ModelSim XE 6.0aI har unødvendige fejl der forårsager affaldsjournal udgange før produktionen endeligt afregner.Ikke kun i store design (jeg designe IP centrale for en DSP proc.) Hvis jeg instantiate et enkelt register, stillingen PNR simulation resultater viser fejl.
Nedenfor er den kode og testbench en enkel 8bit register.
«tidshorisont 1ns / 1ps
modul toppen (i, CLK, nulstillet, enb, out);
input [7:0] i;
input CLK;
input nulstillet, enb;
output [7:0] ud;
reg [7:0] ud;
altid @ (posedge CLK)
begynd
if (nulstilling)
ud <= 8'b0;
ellers hvis (enb)
ud <= i;
anden
ud <= out;
endeendmodule
modul test_top_v;
/ / Indgange
reg [7:0] i;
reg CLK;
reg nulstillet, enb;
/ / Outputs
wire [7:0] ud;
/ / Instantiate enheden under Test (UUT)
top UUT (
. in (i),
. CLK (CLK),
. RESET (nulstilling)
. enb (enb),
. ud (out)
);
altid # 25 CLK = ~ CLK;
indledende begynde
/ / Initialiser Indgange
i = 0;
CLK = 0;
enb = 0;
reset = 1;
/ / Vent 100 ns for global reset til slut
# 100;
# 50 reset = 0;
/ / Tilføj stimulus her
# 50 enb = 1;
i = 8'b00000001;
# 50 enb = 0;
# 180 enb = 1;
i = 8'b11111111;
# 50 enb = 0;
# 100 $ stop;
endeendmodule
Jeg får output fejl når 'in' værdier skifter fra 8'h1 til 8'hFF.
Kan nogen plz give mig nogle råd om hvordan man kommer omkring alle disse problemer og eventuelle links / henvisninger for at få et solidt og perfekte design.Jeg synes at få den tanke, at FPGA kodende for gennemførelsen er en ganske anden Boldspil med hensyn til funktionel simulation
Kool