RAM / FF inferrention i ISE.

[jsiiiii]

I'm arbejdet med Verilog og bruge ISE Compiler.Mit problem er RAM inferrention for et signal.ISE er impementing mit signal i FF, og jeg ved ikke hvorfor.Koden:
Code:reg [31:0] ct_tab_start_next_n [7:0];altid @ (posedgeCLK)

if (ag_start) ct_tab_start_next_n [ct_dev_num] <= ag_secend_n;

ellers hvis (ag_go_to_next_block_addr) ct_tab_start_next_n [ct_dev_num] <= ag_start_block_n_addr;

ellers hvis (ag_go_to_next_block_n) ct_tab_start_next_n [ct_dev_num] <= ag_next_n;

ellers hvis (ag_go_to_next_block_m) ct_tab_start_next_n [ct_dev_num] <= ag_next_m;