RCX udvinding problem i 90nm-teknologi

[beejan]

Hej Alle, hvordan kan jeg beregne typiske basale gate forsinkelse for 90nm og 45 nm-teknologi. Kan nogen foreslå materail eller fremgangsmåder for det samme. Mit mål er at beregne en encoder kredsløb forsinkelse i 90nm og 45nm teknologi implemenattion. Pl. hjælp mig

 

[semiconductorman]

Jeg er meget uklart, hvad du ønsker. Du ønsker at beregne forsinkelsen i et bestemt kredsløb i 90nm og 45 nm, men som støberi??? Porten dealys for et bibliotek, er der af sælger, som du nemt kan finde ud af ved openng den SDF fil i en teksteditor. Men jeg er ikke sikker på, hvad er problemet, hvis du forklare med flere detaljer, kan jeg være i stand til at hjælpe.

 

[beejan]

Sorry for den forvirring. Jeg vil forklare mit problem på en detaljeret måde. Vi har magma værktøj eith 130nm TSMC libarry. Men jeg er nødt til at beregne forsinkelsen af en deoder kredsløb for 90nm teknologi. Hvis jeg kbnow porten så jeg kan beregne den samlede forsinkelse af kredsløbet. Så er der nogen metode til at beregne den basale gate forsinkelsen TSMC90nm Tecnology eller ved hjælp af krydderi (jeg har 90nm-model). Jeg håber, det er klart 4 U [quote = semiconductorman] Jeg er meget uklart, hvad du ønsker. Du ønsker at beregne forsinkelsen i et bestemt kredsløb i 90nm og 45 nm, men som støberi??? Porten dealys for et bibliotek, er der af sælger, som du nemt kan finde ud af ved openng den SDF fil i en teksteditor. Men jeg er ikke sikker på, hvad er problemet, hvis du forklare med flere detaljer, kan jeg være i stand til at hjælpe. [/Quote]

 

[arimilli_r]

Hej, vil basale gate, forsinkelse af en invertor du kan åbne. Lib og kontrollere forsinkelsen værdier for invertor. Men du får kun var ca forsinkelse. Hvis du kender din dekoder kredsløb pin-funktionalitet, kan du finde den nøjagtige forsinkelserne ved krydderi. - Dump krydderi netlist til din dekoder. - Give input stimulus - plotte noder, hvor du vil kontrollere forsinkelsen. Se kurveform og beregne forsinkelsen. 50% af stigningen overgang fra input-node til node, du wantr at beregne. Lad mig vide, hvis du har nogen spørgsmål. - Arimilli Rajesh.

 

[beejan]

Hej, Ur forklaring er lcear for mig. Men denne forsinkelse og EDA værktøj forsinkelse calculaion behøver ikke at være ens. Anyway jeg vil forsøge med krydderi. BTW har du nogen idé ABT mellemledninger forsinkelsen analysen ved hjælp af krydderi. Der r transmission line model i krydderi, men vil det være velegnet til lange onchip interconnect modellering. Pl. giv mig mere feedback, retninger og materail for dette med tak [quote = arimilli_r] Hej, vil basale gate, forsinkelse af en invertor du kan åbne. lib og kontrollere forsinkelsen værdier for invertor. Men du får kun var ca forsinkelse. Hvis du kender din dekoder kredsløb pin-funktionalitet, kan du finde den nøjagtige forsinkelserne ved krydderi. - Dump krydderi netlist til din dekoder. - Give input stimulus - plotte noder, hvor du vil kontrollere forsinkelsen. Se kurveform og beregne forsinkelsen. 50% af stigningen overgang fra input-node til node, du wantr at beregne. Lad mig vide, hvis du har nogen spørgsmål. -. Arimilli Rajesh [/quote]

 

[arimilli_r]

Hej, EDA værktøjer generelt manipulere med data fra. Lib der forsinker er fra Spice simuleringer. Lad os sige i dit bibliotek u beregnede forsinkelser for 100ff og 300ff, hvis værktøjet se belastningen af cellen er 200ff, det manipulerer ved hjælp af nogle alogorithms hjælp af værdierne for 100ff og 300ff at få forsinkelser 200ff belastning. Du kan få udvinding af RC bruge Assura RCX og tilføje dette i dit krydderi netlist og gøre simuleringen. Håber dette hjælper. -Arimilli Rajesh.

 

[shankarmit]

du bruger rapporten område af dit dekoder at vide, hvor mange celler er der i dekoder og hvilken type celler .. AND, OR, XOR, osv.. du læse på biblioteket ventor dokumentation fastgjort med din lib og LEF filer .. i den pdf du kan se forsinkelser på hver standard celle .. således ved at se diagrammer .. og fra timing analyse kan man se den kritiske vej og bare være opmærksom på celler i, at de kritiske vej. ved alt forsinkelser i hver celle i kritiske vej kan du få din dekoder forsinkelse .. hensyn Shankar