T
thakur.umesh
Guest
Kære Eksperter,
Nu i en udformning af centrale IP og afsluttet det med verilog
og funktionel kontrol sker ved hjælp Modelsim se 6.0.
Min IP-kerne har 5 vigtigste moduler, som jeg syntetiserede 1 modul ved hjælp Xilinx ISE 8.1i demo-version og gatecount var noget omkring 122kNu vil jeg til at sammenfatte det hele koden .. og jeg gætter porten tælle ville være i lakhs ..
Min tvivl er: Hvilke syntese værktøj jeg skal købe for at gå videre .......Da mit mål er at gå for FPGA prototyping ....( portering på FPGA)
(IAM arbejder på Windows XP platform)
--
Hilsen
Umesh
Nu i en udformning af centrale IP og afsluttet det med verilog
og funktionel kontrol sker ved hjælp Modelsim se 6.0.
Min IP-kerne har 5 vigtigste moduler, som jeg syntetiserede 1 modul ved hjælp Xilinx ISE 8.1i demo-version og gatecount var noget omkring 122kNu vil jeg til at sammenfatte det hele koden .. og jeg gætter porten tælle ville være i lakhs ..
Min tvivl er: Hvilke syntese værktøj jeg skal købe for at gå videre .......Da mit mål er at gå for FPGA prototyping ....( portering på FPGA)
(IAM arbejder på Windows XP platform)
--
Hilsen
Umesh