V
voho
Guest
Hej alle Configuration er processen med at læsse et design bitstream i FPGA interne konfiguration hukommelse. Readback er processen med at læse disse data. Hvis nogen kan hjælpe mig, hvis der er altid gøre dette: CAPTURE_VIRTEX komponent bruges i FPGA design til kontrol, når logikken stater i alle registre er fanget ind i konfigurationen hukommelse. Den CLK pin kan drivenby alle ure kilde, som vil synkronisere Capture til de skiftende logik stater i registrene. Tak hensyn